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前言
利用圖形化界面的方法使用VCS
1. 新建文件夾，存放需要仿真的Verilog源代碼和testbench測(cè)試文件?
2.?使用cd命令進(jìn)入該文件夾路徑下，對(duì)需要編譯的文件生成file.list文件
3. 使用vcs命令編譯仿真需要的verilog代碼
4. 啟動(dòng)VCS圖形化界面
5. 進(jìn)行仿真，生成波形
總結(jié)
前言
零基礎(chǔ)初學(xué)數(shù)字IC，在此整理學(xué)習(xí)筆記。學(xué)會(huì)什么寫(xiě)什么，與大家一起進(jìn)步。
本篇主要介紹邏輯仿真工具VCS的圖形化界面使用方法，下一篇介紹如何書(shū)寫(xiě)makefile腳本進(jìn)行仿真。
利用圖形化界面的方法使用VCS
1. 新建文件夾，存放需要仿真的Verilog源代碼和testbench測(cè)試文件
2.?使用cd命令進(jìn)入該文件夾路徑下，對(duì)需要編譯的文件生成file.list文件
file.list 文件用于存放我們需要編譯的所有文件的路徑，方便后續(xù)使用vcs進(jìn)行編譯。
如果rtl文件的路徑不在當(dāng)前文件夾下，可以在 -name 之前加上文件的相對(duì)路徑即可。
find -name '*.v' > file.list
gvim file.list
3. 使用vcs命令編譯仿真需要的verilog代碼
vcs -full64 -sverilog -debug_access+all -f file.list -timescale=1ns/1ns -l com.log?vcs -full64? ? ? ? ? ? ? ? 使用EDA邏輯仿真工具編譯源代碼
-sverilog? ? ? ? ? ? ? ? ? ? 可以識(shí)別system verilog 語(yǔ)言
-debug_access+all? ?編譯命令選項(xiàng)，可以保存debug過(guò)程中生成的各種文件
-f file.list? ? ? ? ? ? ? ? ? ? 讀取file.list文件中每個(gè)路徑下的Verilog文件
-timescale=1ns/1ns? 定義仿真時(shí)間
-l com.log? ? ? ? ? ? ? ? ? 保存日志文件 com.log
+v2k? ? ? ? ? ? ? ? ? ? ? ? ? 支持Verilog2001標(biāo)準(zhǔn)
?編譯完成后就會(huì)生成simv可執(zhí)行文件，可用于后續(xù)仿真。
4. 啟動(dòng)VCS圖形化界面
dve && 表示在后臺(tái)打開(kāi)dve圖形化界面，不占用當(dāng)前terminal
5. 進(jìn)行仿真，生成波形
在命令行窗口輸入run，進(jìn)行仿真
仿真完成后，添加希望觀察的波形
生成最終波形
總結(jié)
以上就是簡(jiǎn)單的VCS使用方法，學(xué)習(xí)筆記如果有錯(cuò)誤的地方，歡迎大家留言糾正~文章來(lái)源：http://www.zghlxwxcb.cn/news/detail-698054.html
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到了這里，關(guān)于新手教程01：邏輯仿真工具VCS的基礎(chǔ)使用的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
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