在進(jìn)行數(shù)字電路設(shè)計(jì)的的時(shí)候，我們用Vivado寫(xiě)了一個(gè)工程，但是大家都知道Vivado自帶的仿真是很拉胯的，信號(hào)多了就很慢很不方便，很容易卡死，所以就需要用VCS去進(jìn)行仿真，有2種方法。
1.首先也是最重要的一步，你需要把Vivado的所有的IP編譯成VCS可以識(shí)別的庫(kù)文件，因?yàn)槟愕腣ivado工程里面很可能用到了vivado的ip。Tool ->Compile Simulation Libraries;然后你需要選擇用什么軟件編譯，這里選擇VCS，language選擇verilog，Library和Family你可以自己選擇，也可以選擇all；接著要選則你要把庫(kù)放的位置，這個(gè)很重要，因?yàn)槟阋院笠玫?。最后點(diǎn)編譯，全部編譯時(shí)間有點(diǎn)兒長(zhǎng)，服務(wù)器好的話需要20幾分鐘。如下圖：
2.編譯好庫(kù)之后，選擇File ->Export->Export Simulation,選擇仿真器VCS，庫(kù)文件的位置，注意這一個(gè)很重要，就是你第一步編譯的庫(kù)的位置，否則是不成功的，然后選擇你導(dǎo)出的位置。如果你編譯的庫(kù)不全或者有問(wèn)題，后面就會(huì)報(bào)缺少*.sim的錯(cuò)誤。如下圖：
3.在你選擇的位置會(huì)出現(xiàn)一個(gè)vcs的文件夾，進(jìn)去找到.sh文件，然后運(yùn)行編譯，運(yùn)行命令
./name.sh，接著就會(huì)出現(xiàn).fsdb的波形文件。當(dāng)然可能會(huì)報(bào)錯(cuò)，進(jìn)去Debug改正就好。至于編譯的時(shí)候報(bào)錯(cuò)，你去改錯(cuò)的過(guò)程就不在這里贅述了。
4.最后用verdi打開(kāi)剛剛生成的波形就好了,Verdi -ssf name.fsdb ,就可以進(jìn)去看波形了。
5.需要注意的是編譯的時(shí)候會(huì)報(bào)錯(cuò)，你在Debug的時(shí)候一定要從前往后看錯(cuò)誤，因?yàn)闆](méi)準(zhǔn)后面的錯(cuò)誤都是由前面引起的，最經(jīng)典的錯(cuò)誤是找不到simv文件和缺少*sim.setup文件，前者是因?yàn)榫幾g錯(cuò)誤沒(méi)有生成，后者是因?yàn)槟氵x用的庫(kù)不對(duì)。文章來(lái)源：http://www.zghlxwxcb.cn/news/detail-405057.html
第二種方法：
1.設(shè)置仿真工具為VCS，在vivado工程的左邊run simulatio右擊，選擇simulation設(shè)置，找到target simulation設(shè)置為VCS，設(shè)置仿真需要用到的庫(kù)，這里complied library和前面第一種方法一樣設(shè)置，庫(kù)設(shè)置錯(cuò)誤了一切白搭；
2.在左側(cè)SIMULATION中，run simulation右擊然后點(diǎn)run behavioral simulation開(kāi)始仿真；
3.在工程下面找到sim/sim1/behave/vcs,在這個(gè)目錄下分別依次運(yùn)行以下4個(gè)文件，setup.sh,compiler.sh,elaborate.sh,simulate.sh;執(zhí)行完這4個(gè)文件就完成仿真了；注意看是否有錯(cuò)誤。
4.如果有生成fsdb波形t文件的命令則會(huì)在此文件夾下面生成fsdb文件，用verdi查看波形文件即可，命令參考方法一；文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-405057.html
到了這里，關(guān)于Vivado工程怎么用VCS仿真的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
