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vcs仿真教程(查看斷言)

這篇具有很好參考價值的文章主要介紹了vcs仿真教程(查看斷言)。希望對大家有所幫助。如果存在錯誤或未考慮完全的地方,請大家不吝賜教,您也可以點擊"舉報違法"按鈕提交疑問。

????????VCS是在linux下面用來進行仿真看波形的工具,類似于windows下面的modelsim以及questasim等工具,以及quartus、vivado仿真的操作。

1.vcs的基本指令

vcs的常見指令后綴

vcs仿真教程(查看斷言),Systemverilog,Systemverilog
sim常見指令
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2.使用vcs的實例

(1)新建文件夾:

命令:mkdir +文件名,例如:mkdir tst

(2)拷貝文件

然后直接把設計文件和仿真文件拷貝到tst7這個文件夾里。

(3) 輸入命令

打開終端,輸入編譯命令;
vcs *.v?.v -R -degug_all -full64 -gui -l log(.v分別問設計文件和仿真文件)
-R:表示編譯完以后直接運行可執(zhí)行文件,若不寫,則不能執(zhí)行可執(zhí)行文件。
-debug_all:表示調(diào)用UCLI和DEV,并為進一步調(diào)試DEV建立所需的文檔;
-gui:調(diào)用VCS圖形界面;
-l:后面要加一個日志名稱(自己命名),如我命名為log,-l log.即記錄編譯過程日志。
-full64:64位操作系統(tǒng)要寫上,不然會報錯。

vcs -sverilog  -debug_all   -timescale=1ns/1ps  full_adder.v  full_adder_tb.v -l com.log

或者使用如下命令:

vcs -sverilog  -debug_all   -timescale=1ns/1ps  *.v  *.sv -l com.log

????????*.v ?*.sv 表示通配符,這里先寫full_adder.v 是因為tb文件需要調(diào)用它,所以把被調(diào)用的文件先寫出來,這條語句會生成simv文件(如果使用了-o simv_file會生成對應的文件名字)。
(2)可以用./simv文件執(zhí)行波形的界面,也可以采用下面指令以后臺方式打開一個界面。

dve  &
 
或者
 
./simv -l run.log -gui

(3)如果以./simv執(zhí)行會直接看到波形文件
vcs仿真教程(查看斷言),Systemverilog,Systemverilog
????????在彈出的信號窗口,點擊需要觀察的信號,鼠標右鍵,選擇“Add to wave”->"New wave view"保存到新的wave窗口,或者"Add to wave"保存到已有的窗口中。

點擊如下按鈕,開始仿真;
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如果使用dve & 需要自行加入simv文件來查看波形,選中simulator->Setup,加入生成的simv文件。
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????????在下方run all,如果沒有給時間刻度這里會報錯。沒有報錯,則說明我們的功能是完全正確無誤的。右鍵加入波形文件,按f鍵顯示波形。
(4)如下的四個按鍵作用
第一個: 追蹤誰驅(qū)動該信號 ctrl+d
第二個: 追蹤信號的值變換 ctrl+shift+d
第三個: 追蹤未知態(tài)
第四個: 追蹤用于驅(qū)動誰

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到了這里,關于vcs仿真教程(查看斷言)的文章就介紹完了。如果您還想了解更多內(nèi)容,請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關文章,希望大家以后多多支持TOY模板網(wǎng)!

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