DesignWare介紹
DesignWare是SoC/ASIC設計者最鐘愛的設計IP庫和驗證IP庫。它包括一個獨立于工藝的、經驗證的、可綜合的虛擬微架構的元件集合，包括邏輯、算術、存儲和專用元件系列，超過140個模塊。DesignWare和 Design Compiler的結合可以極大地改進綜合的結果，并縮短設計周期。Synopsys在DesignWare中還融合了更復雜的商業(yè)IP（無需額外付費）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC結構仿真、AMBA總線控制器等IP模塊。
DesignWare中還包括一個巨大的仿真模型庫，其中包括170,000多種器件的代時序的功能級仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。還有總線(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的總線功能仿真模型包括ARM, MIPS, PowerPC等。
如上圖所示，在安裝了DC綜合工具后，我們可以在$SYNOPSYS/dw/sim_ver路徑下找到Design Ware的仿真庫文件。
下面以舉兩個例子，來說明如何在vcs仿真中使用dw ip庫。
ram仿真
打開網站鏈接，搜索并找到下圖所示的ram ip核。
點擊下圖所示區(qū)域，得到例化該IP核的示例代碼：
編寫測試代碼如下：
module test;
parameter DATA_WIDTH = 8;
parameter DEPTH = 8;
parameter ADDR_WIDTH = $clog2(DEPTH);
parameter RST_MODE = 0;
//signal define
reg clk;
reg rst_n;
reg cs_n;
reg wr_n;
reg wr_busy;
reg start;
reg [2:0] rw_addr;
reg [DATA_WIDTH-1:0] data_in;
wire [DATA_WIDTH-1:0] data_out;
wire done;
//clk generate
initial begin
clk = 1'b0;
forever begin
#5 clk = ~clk;
end
end
//reset and chip enable
initial begin
rst_n = 1'b0;
cs_n = 1'b1;
#100
cs_n = 1'b0;
rst_n = 1'b1;
end
//start generate
initial begin
start = 1'b0;
#123
start = 1'b1;
#10
start = 1'b0;
end
always@(posedge clk or negedge rst_n) begin
if(~rst_n) begin
wr_busy <= 1'b0;
end
else if(start) begin
wr_busy <= 1'b1;
end
else if(wr_busy && rw_addr == DEPTH-1) begin
wr_busy <= 1'b0;
end
end
//wr_n, write enable
always@(posedge clk or negedge rst_n) begin
if(~rst_n) begin
wr_n <= 1'b1;
end
else if(start) begin
wr_n <= 1'b0;
end
else if(wr_busy) begin
if(rw_addr == DEPTH-1) begin
wr_n <= 1'b1;
end
else begin
wr_n <= 1'b0;
end
end
end
//rw_addr
always@(posedge clk or negedge rst_n) begin
if(~rst_n) begin
rw_addr <= 0;
end
else if(start) begin
rw_addr <= 0;
end
else if(wr_busy) begin
rw_addr <= rw_addr + 1'b1;
end
else if(rw_addr!=DEPTH-1) begin
rw_addr <= rw_addr + 1'b1;
end
end
//data_in
always@(posedge clk or negedge rst_n) begin
if(~rst_n) begin
data_in <= 0;
end
else if(wr_busy) begin
data_in <= data_in + 8'd3;
end
end
assign done = (wr_n == 1'b1 && rw_addr == DEPTH-1) ? 1'b1 : 1'b0;
//
initial begin
$fsdbDumpfile("ram.fsdb");
$fsdbDumpvars(0);
end
initial begin
#1000
$finish;
end
//ram inst
DW_ram_rw_s_dff_inst U
(.inst_clk(clk),
.inst_rst_n(rst_n),
.inst_cs_n(cs_n),
.inst_wr_n(wr_n),
.inst_rw_addr(rw_addr),
.inst_data_in(data_in),
.data_out_inst(data_out)
);
endmodule
編寫makefile腳本如下：
all: listfile com sim verdi clean
listfile:
find -name "*.v" > filelist.f
com:
vcs -full64 -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed -sverilog -debug_access -timescale=1ns/10ps \
-f filelist.f -l com.log -kdb -lca -y ${SYNOPSYS}/dw/sim_ver +libext+.v
sim:
./simv -l sim.log
verdi:
verdi -f filelist.f -ssf *.fsdb -nologo &
clean:
rm -rf csrc *.log *.key *simv* *.vpd *DVE*
rm -rf verdiLog *.fsdb *.bak *.conf *.rc *.f
其中，make com加入了選項：
-y ${SYNOPSYS}/dw/sim_ver +libext+.v
這里，-y lib_dir用于指定搜索模塊定義的verilog庫目錄; 在源代碼中找不到相應模塊或UDP定義的模塊時，在定義的目錄中查找對應的文件; +libext與-y配合，用來指定查找的文件的后綴，例如+libext+.v表示查找.v文件。
仿真結果如下圖所示：
仿真bin2gray
按照仿真ram相同的步驟操作，得到例化該模塊的示例代碼：
需要注意的是，在例化該模塊時，需要加入+incdir+$SYNOPSYS/dw/sim_ver+編譯選項，這是因為在使用該IP的時候還需要用到相關的inc文件。
代碼：
module test;
parameter DATA_WIDTH = 8;
reg [DATA_WIDTH-1:0] bin;
wire [DATA_WIDTH-1:0] gray;
initial begin
bin = 8'd0;
forever begin
#10 bin = $urandom % 256;
end
end
initial begin
$fsdbDumpfile("top.fsdb");
$fsdbDumpvars(0);
end
initial begin
#1000
$finish;
end
DW_bin2gray_inst U
(
.inst_b(bin ),
.g_inst(gray )
);
endmodule
makefile文件：文章來源：http://www.zghlxwxcb.cn/news/detail-619951.html
all: listfile com sim verdi clean
listfile:
find -name "*.v" > filelist.f
com:
vcs -full64 -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed -sverilog -debug_access -timescale=1ns/10ps \
-f filelist.f -l com.log -kdb -lca -y ${SYNOPSYS}/dw/sim_ver +libext+.v +incdir+${SYNOPSYS}/dw/sim_ver+
sim:
./simv -l sim.log
verdi:
verdi -f filelist.f -ssf *.fsdb -nologo &
clean:
rm -rf csrc *.log *.key *simv* *.vpd *DVE*
rm -rf verdiLog *.fsdb *.bak *.conf *.rc *.f
可以看到，在仿真該IP的時候，不僅加入了-y ${SYNOPSYS}/dw/sim_ver +libext+.v編譯選項，還加入了+incdir+${SYNOPSYS}/dw/sim_ver+選項。這里，+incdir+dir1+dir2+…用于vcs從指定的目錄當中查找源文件中所包含的include文件。
仿真結果如下：
文章來源地址http://www.zghlxwxcb.cn/news/detail-619951.html
到了這里，關于【數(shù)字IC設計】VCS仿真DesignWare IP的文章就介紹完了。如果您還想了解更多內容，請在右上角搜索TOY模板網以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網！
