1. 總體概述
1.1軟件環(huán)境
系 統(tǒng)：ubuntu 18.04
仿真平臺：vcs_2018.09-SP2
開發(fā)平臺：vivado 2019.2
本文的主要目的是自動化搭建基于vcs+uvm+xilinx ip的仿真平臺，節(jié)省平臺搭建的時間與精力。
1.2 概述
拿到一個項目，一般的平臺搭建的步驟：去網上找一個makefile腳本（或者使用原項目腳本），修改相應的軟件路徑，添加rtl與tb頂層，如果工程中包含xilinx ip核就比較麻煩，需要添加相應的庫文件，這里面最麻煩的就是對xilinx ip核的獨立編譯。有經驗的工程師很快可以搞定，對于小白來說就要花一些時間。
vivado關聯(lián)vcs仿真可以導出shell腳本，天然支持xilinx ip核，解決了上述的麻煩。將生成的腳本轉換成makefile腳本，添加uvm編譯仿真配置以及uvm開發(fā)代碼，支持vcs+uvm+xilinx ip核的平臺就搭建好了。
除了自動化的部分以外，我們需要準備的東西包括
-
xilinx的工程（項目工程）
-
makefile腳本（后面會給出模板，替換相應的位置即可）
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uvm代碼（如果不需要uvm，用sv即可）
2. vivado關聯(lián)vcs仿真
這一步驟需要安裝好vcs，能夠正常啟動，然后在vivado 2019.2中做如下配置：
2.1編譯仿真庫
點擊Tools->Compile Simulation Libraries
Compiled library location會默認選擇 *.cache下
在Simulator executable path中添加vcs 仿真器可執(zhí)行文件的位置，點擊compile等待仿真庫編譯完成。
編譯完仿真庫，打開仿真庫所在文件夾，找到synopsys_sim.setup，先記住它，后面會用到。
2.2修改仿真配置
點擊打開Settings->Simulation->
1.修改Target simulator為Veriolog Compiler Simulator（VCS）
2.在以下位置添加配置
Elaboration->vcs.elaborate.vcs.more_options中添加以下配置
-cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed
保證系統(tǒng)當前使用的gcc g++版本是4.8
2.3啟動仿真
3. 導出仿真腳本3.1導出仿真腳本
打開File->Export->Export Simulation，如下圖Exoprt directoty路徑
選擇好以后，點擊OK會生成相應的仿真腳本
3.2 將shell改寫為makefile
在導出路徑下面會生成一個頂層命名的shell，將其改寫成Makefile，這里已經將Makefile準備好模板，完成“填空”后直接添加即可。如下圖，修改以下”##”標示的4處即可。
3.3 關聯(lián)xilinx ip庫
創(chuàng)建synopsys_sim.setup文件，將路徑指向2.1小節(jié)中的synopsys_sim.setup位置，內容如下：
4. 添加UVM
添加文件夾uvm與uvm-1.2，其中uvm文件夾內是uvm開發(fā)代碼，uvm-1.2是uvm庫文件，將目錄放到與vcs（導出仿真腳本路徑）同級路徑下，這樣修改工程后再次導出的時候文件夾就不會被覆蓋。uvm相關的配置已添加在Makefile腳本中，不需要再添加。
5. 啟動仿真
打開終端，輸入make，啟動仿真。文章來源：http://www.zghlxwxcb.cn/news/detail-802107.html
文章來源地址http://www.zghlxwxcb.cn/news/detail-802107.html
到了這里，關于基于vcs+uvm+xilinx ip的仿真平臺的半自動化搭建的文章就介紹完了。如果您還想了解更多內容，請在右上角搜索TOY模板網以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網！
