電子技術(shù)——CMOS反相器的動(dòng)態(tài)響應(yīng)

數(shù)字系統(tǒng)的速度（例如計(jì)算機(jī)）取決于其構(gòu)成邏輯門的信號(hào)傳播速度。因?yàn)榉聪嗥魇菙?shù)字邏輯門電路的基礎(chǔ)，反相器的傳播速度是一個(gè)很重要的特性。

傳播延遲

傳播延遲定義為反相器響應(yīng)他的輸入所需要的時(shí)間。特別的，先讓我們對(duì)反相器輸入一個(gè)理想的階躍函數(shù)，獲得對(duì)應(yīng)的響應(yīng)，如圖：

1. 輸出信號(hào)不再是理想的階躍函數(shù)，而是具有一個(gè)圓滑的邊界，也就是說(shuō)，反相器需要一定的時(shí)間切換輸出狀態(tài)。我們說(shuō)響應(yīng)有有限的上升和下降時(shí)間。
2. 輸入和輸出存在一定的時(shí)間延遲。若我們定義輸出響應(yīng)的“開(kāi)關(guān)點(diǎn)”為狀態(tài)過(guò)渡的中點(diǎn)，我們就可以定義反相器的傳播延遲。注意到存在兩種傳播延遲，一種是從高電平到低電平的延遲 $t_{PHL}$ 以及從低電平到高電平的 $t_{PLH}$ ，通常兩個(gè)延遲時(shí)間不必相等。

傳播延遲定義為：

$$t_P\equiv \frac{1}{2}(t_{PLH}+t_{PHL})$$

定義完傳播延遲之后，我們定義反相器的最大開(kāi)關(guān)速度，從圖（b）中我們發(fā)現(xiàn)，最小的周期為：

$$T_{min}=t_{PHL}+t_{PLH}=2t_P$$

則最大開(kāi)關(guān)頻率為：

$$f_{max}=\frac{1}{T_{min}}=\frac{1}{2t_P}$$

到此為止，讀者一定想知道造成CMOS反相器傳播延遲的原因。這僅僅是因?yàn)樾枰o電路中的電容充放電所需要的時(shí)間，電容存在于MOSFET內(nèi)部的電容、線間電容以及邏輯門之間的輸入容抗。稍后我們會(huì)解釋電容如何決定 $t_P$ ，現(xiàn)在我們預(yù)備兩個(gè)關(guān)鍵的知識(shí)：

1. 一個(gè)分析動(dòng)態(tài)響應(yīng)的關(guān)鍵表達(dá)式為 $I\Delta t=\Delta Q=C\Delta V$ 。這說(shuō)明，對(duì)一個(gè)電容器充 $\Delta Q$ 的電荷量需要時(shí)間 $\Delta t$ ，此時(shí)電容器兩端電壓上升 $\Delta V$ 。
2. 對(duì)于一個(gè)時(shí)間常數(shù)為 $\tau$ 的低通型或高通型STC電路來(lái)說(shuō)，若輸入是一個(gè)階躍函數(shù)，則輸出的瞬態(tài)響應(yīng)為 $y(t)=Y_{\infty }?(Y_{\infty }?Y_{0+})e^{?t/\tau }$ ，這里 $Y_{\infty }$ 是一個(gè)有限值，這個(gè)值代表了響應(yīng)的終值， $Y_{0+}$ 表示響應(yīng)的起始值當(dāng) $t=0$ 的時(shí)候。

現(xiàn)在，我們可以正式的定義CMOS反相器的傳播延遲，若輸入的激勵(lì)是一個(gè)具有 上升下降時(shí)間 的階躍函數(shù)，那么我們稱 $\frac{1}{2}(V_{OL}+V_{OH})$ 為輸入的翻轉(zhuǎn)點(diǎn)，反相器的在輸入翻轉(zhuǎn)點(diǎn)處開(kāi)始動(dòng)態(tài)響應(yīng)，從這里開(kāi)始計(jì)時(shí)，直到輸出也達(dá)到翻轉(zhuǎn)點(diǎn)停止，這一段時(shí)間稱為響應(yīng)的上升或下降時(shí)間，分別記為 $t_{PLH}$ 和 $t_{PHL}$ ，這里 $P$ 是延遲的意思，而 $LH$ 是從低到高， $HL$ 是從高到低。通常定義傳播延遲為 $t_{PLH}$ 和 $t_{PHL}$ 的平均值。并且，我們稱過(guò)渡時(shí)間為從一個(gè)響應(yīng)的10%到90%的時(shí)間，如圖：

決定CMOS反相器的傳播延遲

我們通過(guò)一下兩個(gè)步驟決定CMOS反相器的傳播延遲：

1. 將電路中所有的電容替換為從CMOS反相器的輸出端到地的等效電容 $C$ 。
2. 計(jì)算 $t_{PLH}$ 和 $t_{PLH}$ 以及 $t_P$ 。

我們反過(guò)來(lái)學(xué)習(xí)者兩個(gè)步驟，首先我們先學(xué)習(xí)如何計(jì)算傳播延遲，之后我們學(xué)習(xí)如何等效電容。

下圖展示了僅有輸出端到地的電容 $C$ ：

為了方便計(jì)算，我們假設(shè)輸入的激勵(lì)是一個(gè)理想的階躍函數(shù)，對(duì)應(yīng)的響應(yīng)如圖：

因?yàn)檫@個(gè)電路是對(duì)稱的，因此分析從低到高和從高到地是相似的。當(dāng) $t=0$ 的時(shí)候，此時(shí) $v_I$ 從 $0$ 上升至 $V_{DD}$ 。此時(shí) $Q_P$ 截止而 $Q_N$ 導(dǎo)通，如圖：

我們發(fā)現(xiàn)，此時(shí)的輸出端電壓的起始值為 $V_{DD}$ 。因此在 $t=0+$ 的時(shí)候 $Q_N$ 處于飽和區(qū)，提供一個(gè)關(guān)于電容 $C$ 的放電電流，下圖展示了放電過(guò)程中， $i_{DN}$ 與 $v_O$ 的關(guān)系：

在這里我們只關(guān)心 $t_{PHL}$ 時(shí)間，也就是上圖中從點(diǎn)E到點(diǎn)M所需要的時(shí)間，在EF段，此時(shí) $Q_N$ 處于飽和區(qū)，超過(guò)F點(diǎn)之后，進(jìn)入三極管區(qū)。

一個(gè)簡(jiǎn)單的方法是我們可以計(jì)算EM段的平均電流 $I_{av}$ ，之后，通過(guò)方程：

$$I_{av}{t}_{PHL}=C[V_{DD}?(V_{DD}/2)]$$

決定：

$$t_{PHL}=\frac{C{V}_{DD}}{2I_{av}}$$

平均電流 $I_{av}$ 可以通過(guò)下面的表達(dá)式估算：

$$I_{av}=\frac{1}{2}[i_{DN}(E)+i_{DN}(M)]$$

這里：

$$i_{DN}(E)=\frac{1}{2}{k}_n^{\prime }(W/L{)}_n(V_{DD}?V_{tn}{)}^2$$

并且：

$$i_{DN}(M)=k_n^{\prime }(W/L{)}_n[(V_{DD}?V_{tn})(\frac{V_{DD}}{2})?\frac{1}{2}(\frac{V_{DD}}{2}{)}^2]$$

我們假設(shè) ${\lambda }_n=0$ 帶入上式得到：

$$t_{PHL}=\frac{{\alpha }_{n}C}{k_n^{\prime }(W/L{)}_n{V}_{DD}}$$

這里的 ${\alpha }_n$ 是：

$${\alpha }_n=2/[\frac{7}{4}?\frac{3V_{tn}}{V_{DD}}+(\frac{V_{tn}}{V_{DD}}{)}^2]$$

${\alpha }_n$ 通常在1-2的范圍內(nèi)。

同樣的分析方法可以計(jì)算 $t_{PLH}$ 得到：

$$t_{PLH}=\frac{{\alpha }_{p}C}{k_p^{\prime }(W/L{)}_p{V}_{DD}}$$

這里：

$${\alpha }_p=2/[\frac{7}{4}?\frac{3|V_{tp}|}{V_{DD}}+|\frac{V_{tp}}{V_{DD}}{|}^2]$$

最后，傳播延遲為：

$$t_p=\frac{1}{2}(t_{PHL}+t_{PLH})$$

通過(guò)上面的表達(dá)式我們可以總結(jié)一下幾點(diǎn)：

1. $t_P$ 的兩個(gè)分量可以通過(guò)條件 $W/L$ 來(lái)使得相同。
2. 因?yàn)?$t_P$ 正比于 $C$ 。設(shè)計(jì)師應(yīng)該努力減小 $C$ 的值，這可以通過(guò)減小溝道長(zhǎng)度，或是減小信號(hào)線長(zhǎng)或是其他寄生電容。通過(guò)合理的電路布局可以減小潛在的寄生電容。
3. 使用合適的工藝，使得增加 $k^{\prime }$ 的值，以減少傳播延遲。但是， $C_{ox}$ 也會(huì)增加。
4. 使用更大的寬長(zhǎng)比。同樣的，增加元件的體積同樣會(huì)增加電容值。
5. 更大的 $V_{DD}$ 可以減小 $t_P$ 。然而，通常情況下， $V_{DD}$ 受到工藝的限制，而不是設(shè)計(jì)師隨便決定。

另一種替代方法

下面的表達(dá)式來(lái)自于深亞微米工藝，主要由速度飽和效應(yīng)引起，之后我們會(huì)介紹，飽和效應(yīng)降低了MOS管在飽和區(qū)的電流，提升了傳播延遲時(shí)間。為了估計(jì)此情況的傳播延遲，我們可以使用下面的方法。

下圖展示了一個(gè)替代估算的方法原理圖：

我們將MOS管替換成一個(gè)等效的電阻，通過(guò)：

$$t_{PHL}=0.69R_{N}C$$

以及：

$$t_{PLH}=0.69R_{P}C$$

一個(gè)經(jīng)驗(yàn)的估算公式為：

$$R_N=\frac{12.5}{(W/L{)}_n}k\Omega$$

$$R_P=\frac{30}{(W/L{)}_p}k\Omega$$

這個(gè)公式適用于CMOS 0.25um 和 0.18um 以及 0.13um 的工藝。

對(duì)于更實(shí)際的情況，輸入具有上升和下降時(shí)間，此時(shí) $0.69$ 十分接近于單位一，此時(shí)：

$$t_{PHL}?R_{N}C$$

$$t_{PLH}?R_{P}C$$

最后，需要注意的是，以上分析都是基于估算，并不總是會(huì)產(chǎn)生精確的結(jié)果，必要請(qǐng)需要使用電路仿真。

決定等效容性負(fù)載C

下圖是我們研究的原理圖：

這里 $Q_1$ 和 $Q_2$ 作為驅(qū)動(dòng)CMOS反相器而 $Q_3$ 和 $Q_4$ 作為負(fù)載CMOS反相器，我們?cè)谶@里只列出關(guān)于輸出節(jié)點(diǎn)的電容，特別的 $C_w$ 稱為 線間電容 。

1. 首先柵極-漏極間電容 $C_{gd1}$ 可以等效為對(duì)地 $2C_{gd1}$ 因子 $2$ 是由于米勒效應(yīng)。如圖：
   
   同理對(duì)于 $C_{gd2}$ 。
2. 通常來(lái)說(shuō)體極的電壓是固定的，因此體極-漏極直接的電容，可以直接等效為對(duì)地的電容。
3. 此時(shí)我們假設(shè)第二個(gè)CMOS反相器的狀態(tài)還沒(méi)有切換，所以輸入容抗等于： $C_{g3}+C_{g4}=(WL{)}_3{C}_{ox}+(WL{)}_4{C}_{ox}+C_{gsov3}+C_{gdov3}+C_{gsov4}+C_{gdov4}$ 。

所以，等效電容為：

$$C=2C_{gd1}+2C_{gd2}+C_{db1}+C_{db2}+C_{g4}+C_{g3}+C_w$$文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-692068.html

到了這里，關(guān)于電子技術(shù)——CMOS反相器的動(dòng)態(tài)響應(yīng)的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！