電子技術(shù)——CMOS反相器

在本節(jié)，我們深入學(xué)習(xí)CMOS反相器。

電路原理

下圖是我們要研究的CMOS反相器的原理圖：

下圖展示了當(dāng)輸入 $v_I=V_{DD}$ 時(shí)的 $i_D?v_{DS}$ 曲線：

我們把 $Q_N$ 當(dāng)做是驅(qū)動(dòng)源，而 $Q_P$ 作為負(fù)載，我們?cè)趫D像上疊加關(guān)于 $Q_P$ 在 $v_{SGP}=0$ 的負(fù)載曲線。因?yàn)?$v_{SGP}<|V_t|$ 因此負(fù)載曲線是一條零電流的水平直線。兩個(gè)曲線的交點(diǎn)就是我們的工作點(diǎn)，我們發(fā)現(xiàn)此時(shí)電流為零，輸出電壓為零。同樣意味著此時(shí)耗散功率為零。然而，工作點(diǎn)處在曲線 $i_D?v_{DS}$ 的上升處，具有有限的斜率，因此 $Q_N$ 對(duì)外表現(xiàn)出有限的阻抗，如圖?：

$$r_{DSN}=1/[k_n^{\prime }(\frac{W}{L}{)}_n(V_{DD}?V_{tn})]$$

另外一種情況，當(dāng)輸入 $v_I=0$ 的時(shí)候，如圖：

因?yàn)?$v_{GSN}=0$ 此時(shí)驅(qū)動(dòng)曲線是一條零電流的直線，此時(shí)負(fù)載曲線是 $v_{SGP}=V_{DD}$ 的曲線。我們發(fā)現(xiàn)，此時(shí)交點(diǎn)在零電流，輸出電壓為 $v_O=V_{DD}$ 。耗散功率為零。同樣的，$Q_P$ 表現(xiàn)出有限的阻抗：

$$r_{DSP}=1/[k_p^{\prime }(\frac{W}{L}{)}_p(V_{DD}?|V_{tp}|)]$$

雖然，靜態(tài)電流為零，這種CMOS反相器可以提供較大的負(fù)載能力。例如，負(fù)載是容性負(fù)載的時(shí)候，當(dāng) $Q_N$ 導(dǎo)通的時(shí)候，由于其較小的開(kāi)關(guān)阻抗，可以提供一個(gè)較短的對(duì)地回路，可以使得容性負(fù)載迅速泄放電荷，拉低電位，因此 $Q_N$ 稱為下拉元件。同樣的，當(dāng) $Q_P$ 導(dǎo)通的時(shí)候，由于其較小的開(kāi)關(guān)阻抗，可以提供一個(gè)較短的對(duì)電壓通路，可以使得容性負(fù)載迅速充滿電荷，拉高電位，因此 $Q_P$ 稱為上拉元件。

根據(jù)上面的討論CMOS反相器作為理想的反相器：

1. 輸出電壓的范圍在 $0?V_{DD}$ 電壓壓擺達(dá)到最大。同時(shí)，兩個(gè)MOS可以進(jìn)行匹配使得提供一個(gè)對(duì)稱的電壓傳導(dǎo)特性，具有較寬的噪聲容限。
2. 靜態(tài)功率為零，這是因?yàn)殡妷涸春偷刂苯記](méi)有直接的DC回路。
3. 對(duì)地和電壓都是低阻抗路徑，較低的輸出阻抗使得反相器具有較高的驅(qū)動(dòng)能力，以及實(shí)現(xiàn)電氣功能與元件參數(shù)無(wú)關(guān)，提高噪聲和其他干擾的容忍性。
4. 上拉的下拉元件使得電路的翻轉(zhuǎn)速度更快，對(duì)于容性負(fù)載具有較高的驅(qū)動(dòng)能力。
5. 輸入阻抗為無(wú)窮大。所以CMOS反相器可以驅(qū)動(dòng)大量同樣的CMOS反相器而不造成電壓水平損失。當(dāng)然，增加被驅(qū)動(dòng)元件的數(shù)量就意味著增加了容性負(fù)載，這會(huì)降低電平的翻轉(zhuǎn)速度。

電壓傳導(dǎo)特性

通過(guò)聯(lián)立兩個(gè)曲線，我們可以繪制出CMOS反相器的電壓傳導(dǎo)特性曲線，這里給出驅(qū)動(dòng)和負(fù)載方程：

$$i_{DN}=k_n^{\prime }(\frac{W}{L}{)}_n[(v_I?V_{tn})v_O?\frac{1}{2}{v}_O^2],v_O\le v_I?V_{tn}$$

$$i_{DN}=\frac{1}{2}{k}_n^{\prime }(\frac{W}{L}{)}_n(v_I?V_{tn}{)}^2,v_O\ge v_I?V_{tn}$$

$$i_{DP}=k_p^{\prime }(\frac{W}{L}{)}_p[(V_{DD}?v_I?|V_{tp}|)(V_{DD}?v_O)?\frac{1}{2}(V_{DD}?v_O{)}^2],v_O\ge v_I+|V_{tp}|$$

$$i_{DP}=\frac{1}{2}{k}_p^{\prime }(\frac{W}{L}{)}_p(V_{DD}?v_I?|V_{tp}|{)}^2,v_O\le v_I+|V_{tp}|$$

通常電路設(shè)計(jì)者通常將閾值電壓設(shè)計(jì)為 $V_{tn}=|V_{tp}|=V_t$ 。同樣，盡管并不總是這樣，我們也假設(shè)兩個(gè)MOS完全匹配，即 $k_n^{\prime }(W/L{)}_n=k_p^{\prime }(W/L{)}_p$ 。因?yàn)榇嬖陔娮铀俾什町?，?dāng)兩個(gè)MOS具有相同的長(zhǎng)度的時(shí)候，其寬度滿足：

$$\frac{W_p}{W_n}=\frac{{\mu }_n}{{\mu }_p}$$

此時(shí)電路具有對(duì)稱的傳遞特性，以及相同的負(fù)載驅(qū)動(dòng)能力。電壓傳導(dǎo)特性如圖：

其中BC段為MOS的放大器區(qū)，因?yàn)槲覀兒雎粤藴系缹挾日{(diào)制效應(yīng)，因此在BC端具有無(wú)限大的增益。由于電路的對(duì)稱性，傳導(dǎo)中點(diǎn)發(fā)生在 $V_M=V_{DD}/2$ 的地方，上下邊界點(diǎn)為 $v_O(B)=V_{DD}/2+V_t$ （$Q_P$ 進(jìn)入三極管區(qū)） 以及 $v_O(C)=V_{DD}/2?V_t$（$Q_N$ 進(jìn)入三極管區(qū)）。

為了決定點(diǎn) $V_{IH}$ 的位置，我們注意到此時(shí) $Q_N$ 進(jìn)入三極管區(qū)，通過(guò)電流相等我們聯(lián)立方程：

$$(v_I?V_t)v_O?\frac{1}{2}{v}_O^2=\frac{1}{2}(V_{DD}?v_I?V_t{)}^2$$

對(duì) $v_O$ 求導(dǎo)可得：

$$(v_I?V_t)\frac{d{v}_O}{d{v}_I}+v_O?v_O\frac{d{v}_O}{d{v}_I}=?(V_{DD}?v_I?V_t)$$

帶入 $v_I=V_{IH}$ 以及 $\frac{d{v}_O}{d{v}_I}=?1$ 我們得到：

$$v_O=V_{IH}?\frac{V_{DD}}{2}$$

帶入 $v_I=V_{IH}$ 得到 $v_O$ 帶回上式得到：

$$V_{IH}=\frac{1}{8}(5V_{DD}?2V_t)$$

同樣的做法我們得到：

$$V_{IL}=\frac{1}{8}(3V_{DD}+2V_t)$$

可以計(jì)算出噪聲容限：

$$N{M}_H=V_{OH}?V_{IH}=\frac{1}{8}(3V_{DD}+2V_t)$$

$$N{M}_L=V_{IL}?V_{OL}=\frac{1}{8}(3V_{DD}+2V_t)$$

正如期望的那樣，若兩個(gè)MOS完全一樣，則此時(shí)傳導(dǎo)特性完全對(duì)稱。

MOS不完全匹配的情況

若我們想使得MOS完全匹配，那么PMOS器件的尺寸就要是NMOS尺寸的3到4倍。這會(huì)導(dǎo)致更大的硅區(qū)域。一方面浪費(fèi)了一些硅區(qū)域，為器件小型化造成了不利條件，另一方面增加了器件的容性阻抗，增加了CMOS反相器的時(shí)間延遲。因此，通常情況下MOS是不完全匹配。

首先我們推導(dǎo)不完全匹配下的M點(diǎn)，因?yàn)閮蓚€(gè)MOS都工作在飽和區(qū)，因此帶入 $v_I=v_O=V_M$ 我們得到：

$$V_M=\frac{r(V_{DD}?|V_{tp}|)+V_{tn}}{r+1}$$

這里：

$$r=\sqrt{\frac{k_p}{k_n}}=\sqrt{\frac{{\mu }_p{W}_p}{{\mu }_n{W}_n}}$$

這里我們讓 $L$ 的長(zhǎng)度相同，通常是在指定工藝下的最小精度值，注意到當(dāng)MOS完全匹配的時(shí)候，此時(shí) $r=1$ 。對(duì)于 $|V_{tp}|=V_{tn}$ 并且 $r=1$ 產(chǎn)生 $V_M=V_{DD}/2$ 。對(duì)于給定 $V_{DD}$ 和 $V_{tn}$ 以及 $V_{tp}$ 則 $V_M$ 是一個(gè)和工藝參數(shù) $r$ 相關(guān)的函數(shù)。例如，在0.18um工藝下：

我們可以總結(jié)關(guān)鍵兩點(diǎn)：

1. $V_M$ 隨著 $r$ 的增大而增大。因此，讓 $k_p>k_n$ 則 $V_M$ 向 $V_{DD}$ 偏移，讓 $k_p<k_n$ 則 $V_M$ 向 $0$ 偏移。
2. $V_M$ 并不是與 $r$ 強(qiáng)相關(guān)，例如讓 $r$ 降低兩倍，則 $V_M$ 降低0.13V。

第2條告訴我們，若我們能夠接受極小的 $N{M}_L$ 減小和 $V_M$ 點(diǎn)偏移，我們可以不讓MOS完全匹配，從而提高器件性能等等。文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-488303.html

到了這里，關(guān)于電子技術(shù)——CMOS反相器的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！