電子技術(shù)——偽NMOS邏輯電路

偽NMOS邏輯反相器

下圖展示了從CMOS修改而來的CMOS反相器：

在這里只有 $Q_N$ 接入輸入端電壓，同時 $Q_P$ 接地。 $Q_P$ 相當(dāng)于是 $Q_N$ 的負(fù)載。當(dāng)我們深入研究這個電路之前，首先這個電路存在一個顯然的優(yōu)點(diǎn)：每一個輸入變量只連接了一個晶體管。因此受到扇入效應(yīng)影響的傳播延遲可以得到改善。

圖(a)很像CMOS反相器，因此我們稱為偽NMOS邏輯反相器。為了比較，我們將簡短的介紹一下偽NMOS邏輯反相器兩個舊的形式。最早的使用增強(qiáng)型MOSFET作為負(fù)載，如圖(b)。這個電路的缺點(diǎn)是電壓擺幅太小，噪聲容限太低，具有過高的靜態(tài)功率耗散。由于以上原因，這種電路已經(jīng)過時了，在這之后被耗散型NMOS負(fù)載所替代了，如圖?。

首先，當(dāng)耗散型NMOS處于 $V_{GS}=0$ 的時候，相當(dāng)于一個恒流源，可以作為一個絕佳的負(fù)載源。然而，不久人們意識到耗散型NMOS受到體效應(yīng)的影響，工作點(diǎn)可能會發(fā)生較大的偏移，導(dǎo)致電流源性能下降。雖然耗散型NMOS負(fù)載的性能要優(yōu)于增強(qiáng)型NMOS負(fù)載，但是生產(chǎn)耗散型NMOS負(fù)載需要額外的步驟和成本。盡管耗散型負(fù)載的NMOS已經(jīng)幾乎完全被CMOS所替代，我們依然能夠在特定的場合看到耗散型負(fù)載的NMOS?；谝陨?，本書中我們不再講解耗散型負(fù)載的NMOS。

偽NMOS邏輯反相器很像過去的耗散型負(fù)載的NMOS，但是性能相對得到提升，而且還可以直接兼容現(xiàn)有的CMOS電路。

靜態(tài)特性

首先， $Q_N$ 的漏極電流為：

$$i_{DN}=\frac{1}{2}{k}_n(v_I?V_t{)}^2,v_O\ge v_I?V_t$$

$$i_{DN}=k_n[(v_I?V_t)v_O?\frac{1}{2}{v}_O^2],v_O\le v_I?V_t$$

$$i_{DP}=\frac{1}{2}{k}_p(V_{DD}?V_t{)}^2,v_O\le V_t$$

$$i_{DP}=k_p[(V_{DD}?V_t)(V_{DD}?v_O)?\frac{1}{2}(V_{DD}?v_O{)}^2],v_O\ge V_t$$

我們在這里假設(shè) $V_{tn}=?V_{tp}=V_t$ 來簡化計算。發(fā)現(xiàn) $i_{DN}$ 和 $v_I$ 的兩個輸入狀態(tài)有關(guān)，而 $i_{DP}$ 無關(guān)，我們可以做出驅(qū)動負(fù)載曲線圖：

1. 負(fù)載曲線當(dāng) $v_I=V_{DD}$ 的時候表現(xiàn)出一個較小的飽和負(fù)載電流，可以在設(shè)計上使得 $k_n$ 比 $k_p$ 大4-10倍即可。這種反相器稱為比例型，并且比例為 $r\equiv k_n/k_p$ 比例參數(shù)決定了VTC的全部特征，包括 $V_{OL},V_{IL},V_{IH}$ 等等，也決定了噪聲容限。選擇一個較高的 $r$ 可以減小 $V_{OL}$ 并且獲得一個較大的噪聲容限。
2. 只有 $v_O\le V_t$ 的時候 $Q_P$ 才表現(xiàn)為電流源，其他情況 $Q_P$ 將進(jìn)入三極管區(qū)。

考慮兩個極端的情況，當(dāng) $v_I=0$ 的時候， $Q_N$ 截止而 $Q_P$ 也工作在截止區(qū)，此時沒有電流，靜態(tài)功率為零，對應(yīng)圖中的點(diǎn)A。當(dāng) $v_I=V_{DD}$ 的時候，對應(yīng)于點(diǎn)E。相對于CMOS反相器，此時 $V_{OL}$ 并不等于零，這是一個顯然的缺點(diǎn)。另外一個缺點(diǎn)是存在靜態(tài)功率 $P_D=I_{stat}\times V_{DD}$ 。

VTC特性

下圖展示了偽NMOS的VTC特性曲線：

如圖所示，在VTC曲線總共有四個區(qū)域，對應(yīng)了 $Q_N$ 和 $Q_P$ 的四種的狀態(tài)不同的區(qū)域，如圖：

對于區(qū)域一（AB段）， $Q_N$ 截止而 $Q_P$ 處于三極管區(qū)，此時：

$$v_O=V_{OH}=V_{DD}$$

對于區(qū)域二（BC段）， $Q_N$ 飽和而 $Q_P$ 仍然處于三極管區(qū)，通過聯(lián)立漏極電流方程，假設(shè) $k_n=r{k}_p$ 我們得到：

$$v_O=V_t+\sqrt{(V_{DD}?V_t{)}^2?r(v_I?V_t{)}^2}$$

我們帶入 $d{v}_O/d{v}_I=?1$ 并且 $v_I=V_{IL}$ ：

$$V_{IL}=V_t+\frac{\sqrt{V_{DD}?V_t}}{\sqrt{r(r+1)}}$$

中點(diǎn) $V_M$ 當(dāng) $v_O=v_I$ ：

$$V_M=V_t+\frac{\sqrt{V_{DD}?V_t}}{\sqrt{r+1}}$$

最后，區(qū)域二的終點(diǎn)C可以通過帶入 $v_O=v_I?V_t$ ，這是 $Q_N$ 的飽和條件，C點(diǎn)之后進(jìn)入三極管區(qū)。

對于區(qū)域三，這個區(qū)域我們不感興趣，終點(diǎn)D可以由 $v_O=V_t$ 得到。

對于區(qū)域四（DE段），帶入漏極電流方程可以得到：

$$v_O=(v_I?V_t)?\sqrt{(v_I?V_t{)}^2?\frac{1}{r}(V_{DD}?V_t{)}^2}$$

帶入 $d{v}_O/d{v}_I=?1$ 以及 $v_I=V_{IH}$ 得到：

$$V_{IH}=V_t+\frac{2}{\sqrt{3r}}(V_{DD}?V_t)$$

同時帶入 $v_I=V_{DD}$ 得到：

$$V_{OL}=(V_{DD}?V_t)[1?\sqrt{1?\frac{1}{r}}]$$

此時的靜態(tài)飽和電流為：

$$I_{stat}=\frac{1}{2}{k}_p(V_{DD}?V_t{)}^2$$

最后：

$$N{M}_L=V_t?(V_{DD}?V_t)[1?\sqrt{1?\frac{1}{r}}?\frac{1}{\sqrt{r(r+1)}}]$$

$$N{M}_H=(V_{DD}?V_t)(1?\frac{2}{\sqrt{3r}})$$

最后，我們發(fā)現(xiàn) $V_{DD}$ 和 $V_t$ 由工藝決定，唯一可以控制的參數(shù)是 $r$ 。

動態(tài)響應(yīng)

通過平均估計法，我們可以算出：

$$t_{PLH}=\frac{{\alpha }_{p}C}{k_p{V}_{DD}}$$

這里：

$${\alpha }_p=2/[\frac{7}{4}?3(\frac{V_t}{V_{DD}})+(\frac{V_t}{V_{DD}}{)}^2]$$

同樣的：

$$t_{PHL}?\frac{{\alpha }_{n}C}{k_n{V}_{DD}}$$

這里：

$${\alpha }_n=2/[1+\frac{3}{4}(1?\frac{1}{r})?(3?\frac{1}{r})(\frac{V_t}{V_{DD}})+(\frac{V_t}{V_{DD}}{)}^2]$$

對于極大的 $r$ 我們可以估計：

$${\alpha }_n?{\alpha }_p$$

盡管偽NMOS反相器的動態(tài)響應(yīng)和CMOS反相器的差不多，但是偽NMOS反相器存在一個特殊的問題，因?yàn)?$k_p$ 比 $k_n$ 小 $r$ 倍。那么 $t_{PLH}$ 大約比 $t_{PHL}$ 大 $r$ 倍。此時電路表現(xiàn)出一種非對稱的動態(tài)響應(yīng)。然而，與CMOS反相器相比，偽NMOS反相器的扇入數(shù)量更少，因此具有更小的有效電容。

設(shè)計

設(shè)計偽NMOS邏輯電路包括選擇比例 $r$ 和每個MOS的寬長比。

1. 比例 $r$ 決定了VTC曲線中所有的斷點(diǎn)。越大的 $r$ 那么 $V_{OL}$ 就越小，具有更大的噪聲容限，但是越大的 $r$ 會使得反相器的動態(tài)響應(yīng)越不對稱，對于PMOS需要更大的硅面積。因此，選擇 $r$ 需要在噪聲容限和硅面積和 $t_P$ 中做出妥協(xié)。
2. 一旦 $r$ 確定，我們可以選擇較小的 $(W/L{)}_n$ 來減小器件體積并且能獲得一個較小的 $C$ 。同樣的，較小的 $(W/L{)}_p$ 可以保持較小的 $I_{stat}$ 和 $P_D$ 。另一方面，我們也可以選擇較大的 $W/L$ 來獲得較低的 $t_P$ 和更快的響應(yīng)速度。對于普通（高速）器件， $(W/L{)}_p$ 通常在 50uA 到 100uA 之間，對于 $V_{DD}=1.8V$ ，此時 $P_D$ 在 90uW 和 180uW 之間。

門電路

偽NMOS邏輯電路還可以用于門電路，如下圖是一個四變量輸入的NOR和NAND邏輯門電路：

與CMOS相比，偽NMOS的NOR和NAND只需要五個晶體管即可，而CMOS則需要八個。在偽NMOS邏輯門中，NOR比NAND更受歡迎，因?yàn)镹OR是晶體管并聯(lián)結(jié)構(gòu)，可以降低NMOS的尺寸。

總結(jié)

偽NMOS邏輯電路適合大部分時間都是高電平輸出的邏輯門電路（此時靜態(tài)功耗為零，只有低電平輸出才有靜態(tài)功耗）。此外，若從高到低的電平躍遷是主要的，那么就可以根據(jù)需求降低傳播延遲。一種特殊是設(shè)計是內(nèi)存芯片的地址解碼器和只讀儲存器。文章來源地址http://www.zghlxwxcb.cn/news/detail-576753.html

到了這里，關(guān)于電子技術(shù)——偽NMOS邏輯電路的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！