電子技術(shù)——晶體管尺寸

在本節(jié)我們介紹關(guān)于IC設(shè)計(jì)的一個(gè)重要的參數(shù)晶體管尺寸（例如長(zhǎng)度和長(zhǎng)寬比）。我們首先考慮MOS反相器。

反相器尺寸

為了說(shuō)明 $(W/L)$ 的尺寸大小以及 $(W/L{)}_p$ 和 $(W/L{)}_n$ 的比例問(wèn)題對(duì)于MOS的性能問(wèn)題。

1. 為了縮小尺寸，所有溝道的長(zhǎng)度在工藝允許的情況下應(yīng)該設(shè)計(jì)成一樣以來(lái)縮小IC尺寸。
2. 對(duì)于給定的反相器，如果我們希望嚴(yán)格減小最小面積，則 $(W/L{)}_n$ 通常選擇為 1 到 1.5 。對(duì)于 $(W/L{)}_p$ 的選擇相對(duì)于 $(W/L{)}_n$ 會(huì)影響噪聲容限和 $t_{PLH}$ 。設(shè)計(jì)師應(yīng)該優(yōu)化 $Q_P$ 和 $Q_N$ 的匹配問(wèn)題，我們之前知道越好的匹配就會(huì)造成IC硅面積的浪費(fèi)而且還會(huì)增加有效的容抗 $C$ ，所以盡管 $t_{PLH}=t_{PHL}$ 此時(shí)兩個(gè)值均大于沒(méi)有完美匹配的情況。因此選擇 $(W/L{)}_p=(W/L{)}_n$ 是一種選擇，但是 $(W/L{)}_p=2(W/L{)}_n$ 通常是在權(quán)衡利弊的情況下的一種更優(yōu)的選擇。
3. 解決完 $(W/L{)}_p$ 和 $(W/L{)}_n$ 的比例匹配問(wèn)題，我們需要選擇 $(W/L{)}_n$ 來(lái)減小 $t_P$ 從而提高數(shù)字系統(tǒng)的響應(yīng)時(shí)間。增加 $(W/L{)}_n$ 就會(huì)增加MOS的面積，進(jìn)而導(dǎo)致電容 $C$ 的增加。為了更精確的說(shuō)明，我們將 $C$ 表示為 $C=C_{int}+C_{ext}$ 其中 $C_{int}$ 是MOS管的內(nèi)部電容，而 $C_{ext}$ 是MOS的外部電容，包括線間電容和負(fù)載輸入容抗。

增加MOS的長(zhǎng)寬比 $W/L$ 為最小尺寸反相器的 $S$ 倍，會(huì)導(dǎo)致：

$$C=S{C}_{int0}+C_{ext}$$

這里 $C_{int0}$ 是最小尺寸反相器的內(nèi)部電容。

現(xiàn)在，若我們使用RC方法計(jì)算 $t_P$ ，等效的電阻為：

$$R_{eq}=\frac{1}{2}(R_N+R_P)$$

那么：

$$t_P=0.69R_{eq}C$$

若我們定義最小尺寸反相器的等效電阻為 $R_{eq0}$ ，增加MOS的長(zhǎng)寬比 $W/L$ 為最小尺寸反相器的 $S$ 倍會(huì)導(dǎo)致：

$$R_{eq}=R_{eq0}/S$$

帶入所有的表達(dá)式可以得到：

$$t_P=0.69(\frac{R_{eq0}}{S})(S{C}_{int0}+C_{ext})=0.69(R_{eq0}{C}_{int0}+\frac{1}{S}{R}_{eq0}{C}_{ext})$$

這說(shuō)明放大比例 $S$ 并不會(huì)影響內(nèi)部電容對(duì)于 $t_P$ 的影響，然而，會(huì)降低外部電容的分量值。我們可以使用上式來(lái)選擇一個(gè)合適的 $S$ 來(lái)將 $t_P$ 保持在最小值，同時(shí)要注意增加 $S$ 會(huì)增加MOS的硅面積。

CMOS邏輯門中的晶體管尺寸

當(dāng)決定使用CMOS電路的時(shí)候，唯一的重要的事情就是決定所有器件的 $W/L$ 比例。最好情況下，我們必須讓CMOS邏輯門電路的電流驅(qū)動(dòng)能力必須等于相同的反相器的電流驅(qū)動(dòng)能力。對(duì)于基本反相器，我們記 $(W/L{)}_n=n$ 并且 $(W/L{)}_p=p$ ，這里 $n=1?1.5$ ，對(duì)于匹配設(shè)計(jì) $p=({\mu }_n/{\mu }_p)n$ 通常 $p=2n$ 對(duì)于最小尺寸設(shè)計(jì) $p=n$ 。因此，我們?cè)谠O(shè)計(jì)PDN的時(shí)候，我們必須選擇每一個(gè)MOS的長(zhǎng)寬比讓其PDN的泄放電流能力至少等于一個(gè) $W/L=n$ 的NMOS的泄放電流能力。同樣的對(duì)于PUN來(lái)說(shuō)，我們必須選擇每一個(gè)MOS的長(zhǎng)寬比讓其PUN的提供電流能力至少等于一個(gè) $W/L=p$ 的PMOS的提供電流能力。這保證了邏輯門電路延遲的最壞情況——等同于基本反相器。

基于上述的討論，我們必須強(qiáng)調(diào)“最壞情況”是什么。這意味著，我們?cè)谶x擇晶體管尺寸的時(shí)候，我們需要找到一種輸入的組合方式使得最低輸出電流等于基本反相器的電流。在我們討論具體的例子之前，我們首先要解決如何決定多個(gè)MOS管組合邏輯門電路的電流的驅(qū)動(dòng)能力，也就是找到等價(jià)單個(gè)MOS $W/L$ 的值。首先我們考慮MOS串聯(lián)和并聯(lián)時(shí)候的情況。

基于 $R_{on}$ 與 $W/L$ 反比的事實(shí)，若多個(gè)MOS管串聯(lián)，每個(gè)MOS的寬長(zhǎng)比分別為 $(W/L{)}_1,(W/L{)}_2,\dots$ 等價(jià)的電阻為：

$$R_{series}=R_{N1}+R_{N2}+\dots =\frac{const}{(W/L{)}_1}+\frac{const}{(W/L{)}_2}+\dots =const[\frac{1}{(W/L{)}_1}+\frac{1}{(W/L{)}_2}+\dots ]=\frac{const}{(W/L{)}_{eq}}$$

那么等價(jià)的長(zhǎng)寬比為：

$$(W/L{)}_{eq}=\frac{1}{\frac{1}{(W/L{)}_1}+\frac{1}{(W/L{)}_2}+\dots }$$

同樣的方法，能夠?qū)С霾⒙?lián)時(shí)候的情況：

$$(W/L{)}_{eq}=(W/L{)}_1+(W/L{)}_2+\dots$$

現(xiàn)在，考慮下圖的一個(gè)四變量輸入的或非門：

其中對(duì)于PDN來(lái)說(shuō)，最壞的情況（最小電流）是四個(gè)NMOS只有一個(gè)導(dǎo)通，因此，我們對(duì)于每一個(gè)NMOS都選擇 $W/L=n$ 即可。對(duì)于PUN來(lái)說(shuō)最壞的情況（也是唯一的情況）是四個(gè)PMOS均導(dǎo)通，根據(jù)串聯(lián)MOS公式，我們讓每個(gè)PMOS的 $W/L=4p$ 即可。

另外一個(gè)例子是四變量輸入的與非門，如圖：

需要注意的是，通常 $p$ 是 $n$ 的2到3倍，因此或非門的體積要大于與非門的體積?；诖嗽?，設(shè)計(jì)師更愿意使用NAND來(lái)實(shí)現(xiàn)組合邏輯。

扇入扇出效應(yīng)與傳播延遲

每一個(gè)CMOS們電路的每一個(gè)輸入變量都需要提供給兩個(gè)晶體管，一個(gè)NMOS和一個(gè)PMOS。相比于另外一種只需要一種輸入鏈接到一個(gè)晶體管的MOS邏輯門電路來(lái)說(shuō)，例如偽NMOS邏輯門電路，額外的晶體管不僅增加了芯片的面積，而且還增加總有效阻抗從而增加了傳播延遲。增加MOS的寬長(zhǎng)比可以在一定程度上補(bǔ)償這種傳播延遲。特別的，通過(guò)增大元件的尺寸，我們可以保留電流驅(qū)動(dòng)能力，然而卻增加了總有效容抗。因此 $t_P$ 仍然會(huì)受到扇入數(shù)的影響，扇入數(shù)指的實(shí)際的接入晶體管數(shù)量，例如NAND的扇入數(shù)是4。如果需要更多的輸入變量，明智的電路設(shè)計(jì)者會(huì)通過(guò)巧妙的變換或者設(shè)計(jì)讓輸入變量的個(gè)數(shù)不超過(guò)4個(gè)。這通常意味著需要增加聯(lián)級(jí)的數(shù)量，這同樣會(huì)增加傳播延遲。然而，相比之下，這種方法的傳播延遲增加總比之前未優(yōu)化的情況要小。

同樣的，對(duì)于扇出數(shù)來(lái)說(shuō)，其直接關(guān)系到負(fù)載的容抗，因此扇出數(shù)越大，則負(fù)載的容抗越大，傳播延遲越大。

因此盡管CMOS有許多優(yōu)點(diǎn)，當(dāng)扇入和扇出數(shù)增加的時(shí)候，同樣會(huì)受到電路復(fù)雜性的影響，導(dǎo)致芯片面積和傳播延遲的增加。

驅(qū)動(dòng)大電容

在一些特別的CMOS電路中，需要驅(qū)動(dòng)較大的容性負(fù)載。例如，在IC中較長(zhǎng)的走線，或是需要通過(guò)片外PCB走線的信號(hào)，此時(shí)的容抗要比普通情況下的容抗大上百倍。

我們需要一種在可以忍受的傳播延遲下驅(qū)動(dòng)大容抗的方法。下圖展示了一個(gè)標(biāo)準(zhǔn)反相器驅(qū)動(dòng)電容 $C_L$ 的演示圖：

上面的模型，我們簡(jiǎn)單的總結(jié)為從輸入端看過(guò)去容值為 $C$ 等效電容為 $R$ 的CR模型，因?yàn)?$C_L$ 為負(fù)載容抗，根據(jù)估算：

$$t_P=\tau =C_{L}R$$

延遲將會(huì)非常大。

一種解決方法是，放大反相器的體積，如圖：

這里的反相器是參考反相器的 $m$ 倍，此時(shí)輸出電阻將會(huì)是 $R/m$ ，此時(shí)的傳播延遲為：

$$\tau =C_L(R/m)$$

傳播延遲將會(huì)降低 $m$ 倍，但是這并不是一個(gè)方法。觀察到輸入的容抗變成了原來(lái)的 $m$ 倍，這需要一個(gè)更大的反相器來(lái)驅(qū)動(dòng)他，并沒(méi)從根本上解決問(wèn)題，而是把負(fù)擔(dān)交給了其他反相器。

但是，這種方法給我們了一種解決問(wèn)題的思路，即使用聯(lián)級(jí)反相器，如圖：

觀察上圖，我們發(fā)現(xiàn)反相器的尺寸成等比數(shù)列，我們發(fā)現(xiàn)每一級(jí)之間的傳播延遲都為：

$$\tau =xCR$$

特別的，可以證明當(dāng)滿足：

$${\tau }_n\equiv C_L(\frac{R}{x^{n?1}})=xCR$$

的時(shí)候，也就是：

$$x^n=\frac{C_L}{C}$$

整體延遲最小為：

$$t_P={\tau }_{total}=nxCR$$

問(wèn)題是如何選定 $x$ 和 $n$ 。在數(shù)學(xué)中可以證明，當(dāng) $x=e?2.718$ 的時(shí)候，傳播延遲最小。實(shí)際上，在2.5-4之間都可以提升性能。文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-488410.html

到了這里，關(guān)于電子技術(shù)——晶體管尺寸的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！