目錄
鎖存器的設(shè)計：
RS鎖存器：
真值表：
電路結(jié)構(gòu)圖：
RS鎖存器的仿真波形如下：
D鎖存器：
D鎖存器的仿真波形如下：
鎖存器的設(shè)計：
為了與觸發(fā)器相類比，我們先介紹鎖存器。鎖存器是一種電平敏感的寄存器，典型的例子有RS鎖存器與D鎖存器。
RS鎖存器：
真值表：
電路結(jié)構(gòu)圖：
Library? ieee;
Use? ieee.std_logic_1164.all;
Entity? SR_latch2? is
??? port ( S, R: in? std_logic ;
???????????? Q, Qbar :out? std_logic);
End? SR_latch2;
Architecture? behav? of?? R_latch2? is
Begin
?process ( R , S ) is
????? variable rs: std_logic_vector(1 downto 0);
begin
????? rs:=R&S;
????? case rs is
????????? when "00" => Q<='1'; Qbar<='1';
????????? when "01" => Q<='1'; Qbar<='0';
????????? when "10" => Q<='0'; Qbar<='1';
????????? when others=>null;
?????? end case;
?? end process;
end behav;
注意：順序結(jié)構(gòu)中的Null狀態(tài)等同于并行結(jié)構(gòu)中的Unaffected。
RS鎖存器的仿真波形如下：
由圖可見，由于在時序仿真中有器件的延時，鎖存器的狀態(tài)變化遲于輸入信號的變化
D鎖存器：
D鎖存器與RS鎖存器類似，只是在功能上實現(xiàn)的目的不同
Library? ieee;
Use? ieee.std_logic_1164.all;
Entity? D_latch? is
???? port ( D, Enable: in? std_logic ;
?????????????? Q: out? std_logic );
End? D_latch;
Architecture? behav? of?? D_latch? is
Begin
????? process(D, Enable)
????? begin
?????????? if (Enable=‘1’) then? Q<=D;
?????????? end? if;
????? end? process;
End? behav;
D鎖存器的仿真波形如下：
文章來源：http://www.zghlxwxcb.cn/news/detail-717703.html
當(dāng)ENABLE=‘1’時，Q輸出為D的輸入值，否則Q保持不變。文章來源地址http://www.zghlxwxcb.cn/news/detail-717703.html
到了這里，關(guān)于VHDL語言基礎(chǔ)-時序邏輯電路-鎖存器的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
