目錄
概述：
什么是VHDL：
VHDL的起源及發(fā)展：
使用VHDL的目的：
VHDL的用途：
VHDL與verilog HDL的比較：
VHDL特點(diǎn)：
舉例：二路選擇器描述的變化?
概述：
什么是VHDL：
VHDL—Very-High-Speed Integrated circuit?Hardware Description Language
VHDL的起源及發(fā)展：
80年代初，由美國(guó)國(guó)防部在實(shí)施超高速集成電路（VHSIC）項(xiàng)目時(shí)開發(fā)的
1987年，IEEE協(xié)會(huì)批準(zhǔn)為IEEE工業(yè)標(biāo)準(zhǔn)，稱為IEEE1076-1987
1993年，被更新為93標(biāo)準(zhǔn)，IEEE1076.93
1996年，IEEE1076.3稱為綜合標(biāo)準(zhǔn)
使用VHDL的目的：
把電子電路的設(shè)計(jì)意義以文字或文件的形式保存起來，以便其它人能方便地了解電路的設(shè)計(jì)意義
VHDL的用途：
主要用于描述字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口
VHDL與verilog HDL的比較：
相同點(diǎn)：
都是主要的硬件描述語言
都能以文本形式抽象表示電路的行為和結(jié)構(gòu)
都可以從系統(tǒng)行為級(jí)，寄存?zhèn)鬏旈T寄存器傳輸級(jí)和門級(jí)進(jìn)行電路描述
不同點(diǎn)：
語法差異，verilo g是類 C語言，簡(jiǎn)單易用，而VHDL語句較為晦澀，使用難度大
VHDL側(cè)重于系統(tǒng)描述，更適合系統(tǒng)級(jí)設(shè)計(jì)
Verilog 側(cè)重于電路級(jí)描述，更適合電路設(shè)計(jì)
VHDL特點(diǎn)：
系統(tǒng)硬件描述能力強(qiáng)
與器件無關(guān)，與工藝無關(guān)
IEEE工業(yè)標(biāo)準(zhǔn)
方法靈活，技術(shù)齊全
可讀性好
舉例：二路選擇器描述的變化?
文章來源：http://www.zghlxwxcb.cn/news/detail-407684.html
文章來源地址http://www.zghlxwxcb.cn/news/detail-407684.html
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