共100道經(jīng)典筆試、面試題目（文末可全領(lǐng)）

FPGA 中可以綜合實(shí)現(xiàn)為 RAM/ROM/CAM 的三種資源及其注意事項(xiàng)？

三種資源：BLOCK RAM，觸發(fā)器（FF），查找表（LUT）；注意事項(xiàng)：

1：在生成 RAM 等存儲單元時，應(yīng)該首選 BLOCK RAM 資源；
其原因有二：
第一：使用 BLOCK RAM 等資源，可以節(jié)約更多的 FF 和 4-LUT 等底層可編程單元。使用BLOCK RAM 可以說是“不用白不用”，是最大程度發(fā)揮器件效能，節(jié)約成本的一種體現(xiàn)；
第二：BLOCK RAM 是一種可以配置的硬件結(jié)構(gòu)，其可靠性和速度與用LUT 和 REGISTER 構(gòu)建的存儲器更有優(yōu)勢。
2：弄清 FPGA 的硬件結(jié)構(gòu)，合理使用 BLOCK RAM 資源；
3：分析 BLOCK RAM 容量，高效使用 BLOCK RAM 資源；
4：分布式 RAM 資源（DISTRIBUTE RAM）

IC 設(shè)計前端到后端的流程和 EDA 工具？

設(shè)計前端也稱邏輯設(shè)計，后端設(shè)計也稱物理設(shè)計，兩者并沒有嚴(yán)格的界限，一般涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。
1：規(guī)格制定：客戶向芯片設(shè)計公司提出設(shè)計要求。
2：詳細(xì)設(shè)計：芯片設(shè)計公司（Fabless）根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。目前架構(gòu)的驗(yàn)證一般基于 systemC 語言，對價后模型的仿真可以使用 systemC 的仿真工具。例如：CoCentric 和 Visual Elite等。
3：HDL 編碼：設(shè)計輸入工具：ultra ，visual VHDL 等
4：仿真驗(yàn)證：modelsim
5：邏輯綜合：synplify
6：靜態(tài)時序分析：synopsys 的 Prime Time
7：形式驗(yàn)證：Synopsys 的 Formality.

寄生效應(yīng)在 IC 設(shè)計中怎樣加以克服和利用？

所謂寄生效應(yīng)就是那些溜進(jìn)你的 PCB 并在電路中大施破壞、令人頭痛、原因不明的小故障。它們就是滲入高速電路中隱藏的寄生電容和寄生電感。其中包括由封裝引腳和印制線過長形成的寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成的寄生電容；通孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。理想狀態(tài)下，導(dǎo)線是沒有電阻，電容和電感的。而在實(shí)際中，導(dǎo)線用到了金屬銅，它有一定的電阻率，如果導(dǎo)線足夠長，積累的電阻也相當(dāng)可觀。

兩條平行的導(dǎo)線，如果互相之間有電壓差異，就相當(dāng)于形成了一個平行板電容器（你想象一下）。通電的導(dǎo)線周圍會形成磁場（特別是電流變化時），磁場會產(chǎn)生感生電場，會對電子的 移動產(chǎn)生影響，可以說每條實(shí)際的導(dǎo)線包括元器件的管腳都會產(chǎn)生感生電動勢，這也就是寄生電感。在直流或者低頻情況下，這種寄生效應(yīng)看不太出來。而在交流特別是高頻交流條件下，影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會在交流情況下會對電流的移動產(chǎn)生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難克服，也難摸到。只能通過優(yōu)化線路，盡量使用管腳短的 SMT 元器件來減少其影響，要完全消除是不可能的。

Xilinx 中與全局時鐘資源和 DLL 相關(guān)的硬件原語：

常 用 的 與 全 局 時 鐘 資 源 相 關(guān) 的 Xilinx 器 件 原 語 包 括 ：IBUFG,IBUFGDS,BUFG,BUFGP,P,BUFGCE,BUFGMUX,BUFGDLL,DCM 等。關(guān)于各個器件原語的解釋可以參考《FPGA 設(shè)計指導(dǎo)準(zhǔn)則》p50 部分。

HDL 語言的層次概念？

HDL 語言是分層次的、類型的，最常用的層次概念有系統(tǒng)與標(biāo)準(zhǔn)級、功能模塊級，行為級，寄存器傳輸級和門級。系統(tǒng)級，算法級，RTL 級(行為級)，門級，開關(guān)級。

寄生效應(yīng)在 IC 設(shè)計中怎樣加以克服和利用？

所謂寄生效應(yīng)就是那些溜進(jìn)你的 PCB 并在電路中大施破壞、令人頭痛、原因不明的小故障。它們就是滲入高速電路中隱藏的寄生電容和寄生電感。其中包括由封裝引腳和印制線過長形成的寄生電感；焊盤到地、焊盤到電源平面和焊盤到印制線之間形成的寄生電容；通孔之間的相互影響，以及許多其它可能的寄生效應(yīng)。理想狀態(tài)下，導(dǎo)線是沒有電阻，電容和電感的。而在實(shí)際中，導(dǎo)線用到了金屬銅，它有一定的電阻率，如果導(dǎo)線足夠長，積累的電阻也相當(dāng)可觀。兩條平行的導(dǎo)線，如 果互相之間有電壓差異，就相當(dāng)于形成了一個平行板電容器（你想象一下）。

通電的導(dǎo)線周圍會形成磁場（特別是電流變化時），磁場會產(chǎn)生感生電場，會對電子的 移動產(chǎn)生影響，可以說每條實(shí)際的導(dǎo)線包括元器件的管腳都會產(chǎn)生感生電動勢，這也就是寄生電感。在直流或者低頻情況下，這種寄生效應(yīng)看不太出來。而在交流特別是高頻交流條件下，影響就非常巨大了。根據(jù)復(fù)阻抗公式，電容、電感會在交流情況下會對電流的移動產(chǎn)生巨大阻礙，也就可以折算成阻抗。這種寄生效應(yīng)很難克服，也難摸到。只能通過優(yōu)化線路，盡量使用管腳短的 SMT 元器件來減少其影響，要完全消除是不可能的。

用 Verilog 或 VHDL 寫一段代碼，實(shí)現(xiàn)消除一個 glitch（毛刺）？

將傳輸過來的信號經(jīng)過兩級觸發(fā)器就可以消除毛刺。
module(clk,data,q_out)
input clk,data;
output reg q_out;
reg q1;
always@(posedgeclk)
begin
q1<=data;
q_out<=q1;
end
endmodule

什么是“線與”邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?

線與邏輯是兩個輸出信號相連可以實(shí)現(xiàn)與的功能。在硬件上,要用 oc 門來實(shí)現(xiàn), 由于不用 oc 門可能使灌電流過大,而燒壞邏輯門. 同時在輸出端口應(yīng)加一個上拉電阻。oc 門就是集電極開路門。od 門是漏極開路門。

什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？

在組合電路中，某一輸入變量經(jīng)過不同途徑傳輸后，到達(dá)電路中某一匯合點(diǎn)的時間有先有后，這種現(xiàn)象稱競爭；由于競爭而使電路輸出發(fā)生瞬時錯誤的現(xiàn)象叫做冒險。（也就是由于競爭產(chǎn)生的毛刺叫做冒險）。判斷方法：代數(shù)法（如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象）；卡諾圖：有兩個相切的卡諾圈并且相切處沒有被其他卡諾圈包圍，就有可能出現(xiàn)競爭冒險；實(shí)驗(yàn)法：示波器觀測；

解決方法：1：加濾波電容，消除毛刺的影響；2：加選通信號，避開毛刺；3：增加冗余項(xiàng)消除邏輯冒險。門電路兩個輸入信號同時向相反的邏輯電平跳變稱為競爭；由于競爭而在電路的輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競爭冒險。

如果邏輯函數(shù)在一定條件下可以化簡成 Y=A+A’或 Y=AA’則可以判斷存在競爭冒險現(xiàn)象（只是一個變量變化的情況）。消除方法，接入濾波電容，引入選通脈沖，增加冗余邏輯。

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這里放個口：IC筆面試題目文章來源地址http://www.zghlxwxcb.cn/news/detail-582302.html

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