国产 无码 综合区,色欲AV无码国产永久播放,无码天堂亚洲国产AV,国产日韩欧美女同一区二区

使用D觸發(fā)器實(shí)現(xiàn)8分頻

這篇具有很好參考價(jià)值的文章主要介紹了使用D觸發(fā)器實(shí)現(xiàn)8分頻。希望對(duì)大家有所幫助。如果存在錯(cuò)誤或未考慮完全的地方,請(qǐng)大家不吝賜教,您也可以點(diǎn)擊"舉報(bào)違法"按鈕提交疑問。

使用D觸發(fā)器實(shí)現(xiàn)8分頻(verilog)

前言

最近閑來無聊玩了一陣子FPGA,其中遇到一個(gè)經(jīng)典的問題,就是用verilog實(shí)現(xiàn)8分頻器。發(fā)現(xiàn)自己并不是很熟練,所以就以blog的形式記錄一下,同時(shí)也分享給大家。

所需要的前提條件:由verilog語言基礎(chǔ),知道D觸發(fā)器的邏輯

第一步:visio畫出8分頻器的電路

要知道,幾乎所有的編程語言都由模塊化的思想包含在內(nèi),硬件描述語言也不例外。想要構(gòu)建一個(gè)8分頻器,首先需要了解它是怎么實(shí)現(xiàn)的。

8分頻器的實(shí)現(xiàn)原理: 它是由三個(gè)由D觸發(fā)器簡(jiǎn)單改造的二分頻器級(jí)聯(lián)構(gòu)成的,即每經(jīng)過一級(jí)輸入的時(shí)鐘頻率變?yōu)樵瓉淼亩种?/p>

二分頻器

將一個(gè)D觸發(fā)器的Q非門與D連接就形成了一個(gè)二分頻電路

使用D觸發(fā)器實(shí)現(xiàn)8分頻

三個(gè)二分頻器級(jí)聯(lián)

將三個(gè)二分頻器級(jí)聯(lián)即可得到8分頻器

使用D觸發(fā)器實(shí)現(xiàn)8分頻

第二步 按圖施工,用verilog語言描述搭建好的電路

二分頻器搭建

在DIV_2 圖中我們發(fā)現(xiàn),它的內(nèi)部是一個(gè)D_FF(D觸發(fā)器)。DIV_2將D和Q_NOTE_GATE連接到了一起。那條線就變成了一個(gè)模塊內(nèi)部的線,所以在verilog文件中我們要聲明一個(gè)中間變量,在這里我取名為QD。

module DIV_2(	
	input wire clk,
	input wire rst_n,
	
	output wire Q
);
wire QD;  //聲明的中間變量
//例化
D_FF D_FF(
	. clk(clk),
	. rst_n(rst_n),
	. D(QD),

	. Q(Q),
	. Q_NOT_GATE(QD)
);
endmodule

D觸發(fā)器(D_FF)

因?yàn)閷?shí)例化了D_FF,而且D_FF較為簡(jiǎn)單,我直接把D_FF的verilog描述源碼貼在這里。

module D_FF(

	input wire clk,
	input wire rst_n,
	input wire D,

	output reg Q,
	output wire Q_NOT_GATE

	);

always @(posedge clk or negedge rst_n) begin
	if (~rst_n) //如果rst_n 是低電平,則Q置零
		Q <= 1'b0;
	else 
		Q <= D;
end
assign Q_NOT_GATE = ~Q;

endmodule

8分頻器的實(shí)現(xiàn)

根據(jù)模塊化思想,我們只需要在DIV_8.v中(調(diào)用)實(shí)例化三次2分頻器即可。

	module DIV_8(
		input wire clk,
		input wire rst_n,

		output wire rs
		);
    //聲明中間變量
	wire Q1;
	wire Q2;
	//實(shí)例化三次
	DIV_2 DIV_2_1(
		. clk(clk),
		. rst_n(rst_n),
		
		. Q(Q1)
		);
	DIV_2 DIV_2_2(
		. clk(Q1),
		. rst_n(rst_n),
		
		. Q(Q2)
		);
	DIV_2 DIV_2_3(
		. clk(Q2),
		. rst_n(rst_n),
		
		. Q(rs)
		);

	endmodule

第三步 搭建tb文件測(cè)試程序是否正確

已知8分頻器的功能是將輸入的clk信號(hào)頻率變?yōu)樵瓉淼陌朔种?,所以我們看到的理想波形如?/p>

使用D觸發(fā)器實(shí)現(xiàn)8分頻

搭建tb文件



`timescale 1ns/1ps
module DIV_8_tb();
    
	reg clk;
	reg rst_n;
	wire rs;
	
	initial begin
		clk = 1'b0;
		rst_n = 1'b0;
		#100.3
		rst_n = 1'b1;
	end
	
	always #10 clk = ~clk ;
	
	DIV_8 DIV_8(
		.clk(clk),
		.rst_n(rst_n),
		
		.rs(rs)
	);
endmodule

驗(yàn)證仿真波形

使用D觸發(fā)器實(shí)現(xiàn)8分頻文章來源地址http://www.zghlxwxcb.cn/news/detail-512357.html

到了這里,關(guān)于使用D觸發(fā)器實(shí)現(xiàn)8分頻的文章就介紹完了。如果您還想了解更多內(nèi)容,請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!

本文來自互聯(lián)網(wǎng)用戶投稿,該文觀點(diǎn)僅代表作者本人,不代表本站立場(chǎng)。本站僅提供信息存儲(chǔ)空間服務(wù),不擁有所有權(quán),不承擔(dān)相關(guān)法律責(zé)任。如若轉(zhuǎn)載,請(qǐng)注明出處: 如若內(nèi)容造成侵權(quán)/違法違規(guī)/事實(shí)不符,請(qǐng)點(diǎn)擊違法舉報(bào)進(jìn)行投訴反饋,一經(jīng)查實(shí),立即刪除!

領(lǐng)支付寶紅包贊助服務(wù)器費(fèi)用

相關(guān)文章

  • unity 觸發(fā)器的使用

    unity 觸發(fā)器的使用

    為了實(shí)現(xiàn)物體碰撞后執(zhí)行代碼 將圖片中的IsTrigger 勾選,該對(duì)象就是擁有觸發(fā)器了 觸發(fā)觸發(fā)器的物體需要帶有剛體(Rigidbody) 例如:飛機(jī)碰到建筑物觸發(fā)一段代碼,則飛機(jī)需要帶有Rigidbody屬性,建筑物需要將IsTrigger勾選。 Rigidbody添加:在Inspector里,點(diǎn)擊Add Component,搜索Rig

    2024年02月13日
    瀏覽(21)
  • (91)Verilog實(shí)現(xiàn)D觸發(fā)器

    1)目錄 2)FPGA簡(jiǎn)介 3)Verilog HDL簡(jiǎn)介 4)Verilog實(shí)現(xiàn)D觸發(fā)器 5)結(jié)語 FPGA(Field Programmable Gate Array)是在PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路

    2024年02月04日
    瀏覽(17)
  • 深入學(xué)習(xí)MYSQL-使用觸發(fā)器

    深入學(xué)習(xí)MYSQL-使用觸發(fā)器

    觸發(fā)器 每個(gè)表最多支持6個(gè)觸發(fā)器,(insert,update,delete)之前和之后。 刪除觸發(fā)器 insert 觸發(fā)器 ? 在INSERT觸發(fā)器代碼內(nèi),可引用一個(gè)名為NEW的虛擬表,訪問被插入的行; ? 在BEFORE INSERT觸發(fā)器中,NEW中的值也可以被更新(允許更改被插入的值); ? 對(duì)于AUTO_INCREMENT列,N

    2024年02月05日
    瀏覽(23)
  • FPGA開發(fā)——VHDL實(shí)現(xiàn)各類觸發(fā)器

    FPGA開發(fā)——VHDL實(shí)現(xiàn)各類觸發(fā)器

    小編最近在學(xué)習(xí)時(shí)序電路的VHDL設(shè)計(jì),通過此文對(duì)觸發(fā)器和VHDL相關(guān)知識(shí)進(jìn)行總結(jié),以便日后進(jìn)行復(fù)習(xí)、查閱。本文首先回顧了各類觸發(fā)器的基本知識(shí)包括特性方程、狀態(tài)圖等,最后通過VHDL來實(shí)現(xiàn)各類觸發(fā)器。 在實(shí)際的數(shù)字系統(tǒng)中往往包含大量的存儲(chǔ)單元,而且經(jīng)常要求他們?cè)?/p>

    2024年02月04日
    瀏覽(26)
  • 如何使用SQL語句創(chuàng)建觸發(fā)器

    如何使用SQL語句創(chuàng)建觸發(fā)器

    ??個(gè)人主頁:?? :???初階牛??? ??推薦專欄1: ??????C語言初階 ??推薦專欄2: ??????C語言進(jìn)階 ??個(gè)人信條: ??知行合一 ??本篇簡(jiǎn)介:記錄SQL server觸發(fā)器的創(chuàng)建語句,以及簡(jiǎn)單介紹. 觸發(fā)器 是一種特殊類型的 存儲(chǔ)過程 ,它不同于我們前面介紹過的存儲(chǔ)過程。 存儲(chǔ)

    2024年02月10日
    瀏覽(25)
  • Quartus 實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真

    Quartus 實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真

    目錄 Quartus 實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真 一.Quartus 輸入原理圖及時(shí)序仿真 1.創(chuàng)建工程 2.創(chuàng)建方框文件 3.編譯原理圖文件 4.創(chuàng)建 vwm 格式波形文件 5.時(shí)序波形仿真 二.用 Verilog 語言實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真 1.編寫Verilog 文件 2.查看生成的電路圖 3.利用 Verilog 語言編寫測(cè)試代碼實(shí)現(xiàn)時(shí)序

    2024年02月04日
    瀏覽(26)
  • mysql基礎(chǔ)之觸發(fā)器的簡(jiǎn)單使用

    mysql基礎(chǔ)之觸發(fā)器的簡(jiǎn)單使用

    1.建立學(xué)生信息表 2.建立學(xué)生補(bǔ)考信息表 3.建立觸發(fā)器(一共建立了三個(gè)觸發(fā)器) 4.插入數(shù)據(jù) 5.查詢結(jié)果 ?查詢s1表 ?查詢s2表 ?

    2024年02月13日
    瀏覽(19)
  • 例化4個(gè)JK觸發(fā)器實(shí)現(xiàn)4位計(jì)數(shù)

    例化4個(gè)JK觸發(fā)器實(shí)現(xiàn)4位計(jì)數(shù)

    ????????閑來無事打個(gè)嵌入式校賽玩玩,旨在用FPGA實(shí)現(xiàn)4位計(jì)數(shù)器,其功能包括上計(jì)、下計(jì)、置位、復(fù)位、暫停。 ????????具體實(shí)現(xiàn)大概要先從JK觸發(fā)器的功能表入手:? ? ? ? ? ? ? JK觸發(fā)器在J、K兩個(gè)引腳接的輸入信號(hào)不同時(shí)可以分別代替SR鎖存器、T觸發(fā)器,這也是

    2024年02月03日
    瀏覽(20)
  • Multisim實(shí)現(xiàn)D觸發(fā)器模擬異步計(jì)數(shù)器

    Multisim實(shí)現(xiàn)D觸發(fā)器模擬異步計(jì)數(shù)器

    這里用到的元器件有: DIgital power (VCC)數(shù)字電源 DIGITAL-CLOCK 數(shù)字時(shí)鐘 邏輯分析儀 (XLA) ground 數(shù)字地 SPST 單刀單擲開關(guān) 74HC74D_4V D觸發(fā)器芯片 DCD_HEX 數(shù)碼管(帶譯碼器四位二進(jìn)制輸入) PROBE 電位探測(cè)燈 PB_DPST 彈簧式觸發(fā)開關(guān) SPDT 單刀雙擲開關(guān) 先來說說D觸發(fā)器的原理: 74HC74D

    2024年02月10日
    瀏覽(39)
  • 使用登錄觸發(fā)器限制SQL Server登錄身份驗(yàn)證范圍

    使用登錄觸發(fā)器限制SQL Server登錄身份驗(yàn)證范圍

    常見SQL Server主體是客戶端和登錄名,并且受GRANT和DENY的授權(quán)約束。 SQL Server數(shù)據(jù)庫引擎將通過來自任何Query Management Studio(SSMS),Application Integration或某些其他設(shè)備的身份驗(yàn)證請(qǐng)求來授權(quán)登錄。 開發(fā),QA或階段服務(wù)器可以允許所有登錄使用不同的客戶應(yīng)用程序?qū)QL Server進(jìn)行身

    2024年02月05日
    瀏覽(18)

覺得文章有用就打賞一下文章作者

支付寶掃一掃打賞

博客贊助

微信掃一掃打賞

請(qǐng)作者喝杯咖啡吧~博客贊助

支付寶掃一掃領(lǐng)取紅包,優(yōu)惠每天領(lǐng)

二維碼1

領(lǐng)取紅包

二維碼2

領(lǐng)紅包