目錄
Quartus 實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真
一.Quartus 輸入原理圖及時(shí)序仿真
1.創(chuàng)建工程
2.創(chuàng)建方框文件
3.編譯原理圖文件
4.創(chuàng)建 vwm 格式波形文件
5.時(shí)序波形仿真
二.用 Verilog 語(yǔ)言實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真
1.編寫(xiě)Verilog 文件
2.查看生成的電路圖
3.利用 Verilog 語(yǔ)言編寫(xiě)測(cè)試代碼實(shí)現(xiàn)時(shí)序仿真
Quartus 實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真
一.Quartus 輸入原理圖及時(shí)序仿真
1.創(chuàng)建工程
File->New Project Wizard
芯片選擇為 EP4CE115F23C7
創(chuàng)建完成
2.創(chuàng)建方框文件
NEW->Block Diagram/Schematic File
依次添加四個(gè) and2 和一個(gè)非門(mén) not
并選擇連線工具
完成圖如下：
然后保存。
3.編譯原理圖文件
Processing->Start compilation
然后查看硬件電路圖
硬件電路圖如下：
4.創(chuàng)建 vwm 格式波形文件
選擇 Edit->Insert->Insert Node or Bus
添加 Node or Bus
效果圖如下：
編輯輸入 Clk，產(chǎn)生時(shí)鐘信號(hào)
鼠標(biāo)選擇 D，Q 信號(hào) Q_n,，進(jìn)行編輯
5.時(shí)序波形仿真
返回 vwm 文件中，點(diǎn)擊時(shí)序仿真，仿真結(jié)果如下
二.用 Verilog 語(yǔ)言實(shí)現(xiàn) D 觸發(fā)器及時(shí)序仿真
1.編寫(xiě)Verilog 文件
創(chuàng)建 Verilog 文件
點(diǎn)擊 File->New，選中 Verilog
代碼如下：
//dwave 是文件名** module dwave(d,clk,q); input d; input clk; **output q;
//dwave 是文件名** module dwave(d,clk,q); input d; input clk; **output q;
reg q;
always @ (posedge clk)//我們用正的時(shí)鐘沿做它的敏感信號(hào)
begin
q <= d;//上升沿有效的時(shí)候，把d捕獲到q
end
endmodule保存文件并編譯。
2.查看生成的電路圖
使用 rtl viewer 查看硬件電路圖\硬件電路圖
3.利用 Verilog 語(yǔ)言編寫(xiě)測(cè)試代碼實(shí)現(xiàn)時(shí)序仿真
測(cè)試代碼：
`timescale 1ns / 1ns
module dwave_tb;reg clk,d;wire q;
dwave u1(.d(d),.clk(clk),.q(q));
initial
begin
clk = 1;
d <= 0;
forever
begin
#60 d <= 1;//人為生成毛刺
#22 d <= 0;
#2 d <= 1;
#2 d <= 0;
#16 d <= 0;//維持16ns的低電平，然后讓它做周期性的循環(huán)
end
end
always #20 clk <= ~clk;//半周期為20ns,全周期為40ns的一個(gè)信號(hào)
仿真效果如下：
文章來(lái)源：http://www.zghlxwxcb.cn/news/detail-763186.html
參考------Quartus-II13.1三種方式實(shí)現(xiàn)D觸發(fā)器及時(shí)序仿真_quartusd觸發(fā)器的怎么輸出q非-CSDN博客文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-763186.html
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