題目：

????????用Verilog實現(xiàn)以下電路：

????????????????1. 帶復(fù)位端的正邊沿觸發(fā)的D觸發(fā)器；

????????????????2.帶復(fù)位端的正邊沿觸發(fā)的JK觸發(fā)器。

一. D觸發(fā)器的Verilog代碼實現(xiàn)

1. 模塊框圖

包括sys_clk，復(fù)位信號sys_rst_n，輸入信號key_in以及輸出信號led_out；

2. Verilog代碼實現(xiàn)

采用行為級描述：

module TriggerD
(

	input 	wire		sys_clk		,
	input 	wire		sys_rst_n	,
	input 	wire		key_in		,
	
	output 	reg			led_out

);


always@( posedge sys_clk or negedge sys_rst_n )
	if( sys_rst_n == 1'b0 )
		led_out <= 1'b1 ;
	else
		led_out <= key_in ;


endmodule

testbench仿真代碼編寫：

`timescale 1ns/1ns

module tb_TriggerD();

reg 		sys_clk		;
reg 		sys_rst_n	;
reg 		key_in		;

wire		led_out		;

initial 
	begin
		sys_clk   <= 1'b0 ;
		sys_rst_n <= 1'b0 ;
		key_in    <= 1'b1 ;
		#30 
		sys_rst_n <= 1'b1 ;
	end

always #10 sys_clk <= ~ sys_clk ;

always #100 key_in  <= ~ key_in ;

TriggerD U0
(

	.sys_clk	(sys_clk	),
	.sys_rst_n	(sys_rst_n	),
	.key_in		(key_in		),
	            
	.led_out    (led_out    )

);

endmodule

3. Modelsim仿真結(jié)果顯示

可以看到，sys_clk信號正邊沿到來時，led_out 跟隨 key_in的值。

二. JK觸發(fā)器的Verilog代碼實現(xiàn)

1. 模塊框圖

包括時鐘信號sys_clk, 復(fù)位信號sys_rst_n,輸入信號J，K，輸出信號Q；

2. Verilog代碼實現(xiàn)

采用case語句行為級描述：

module TriggerJK
(

	input 	wire 		sys_clk		,
	input 	wire		sys_rst_n	,
	input   wire 		J			,
	input 	wire		K			,
	
	output	reg    		Q 			

);

always@( posedge sys_clk or negedge sys_rst_n )
	if( sys_rst_n == 1'b0 )
		Q <= 1'b0 ;
	else
		begin
			case( {J,K} )
				2'b00: Q <= Q 		;
				2'b01: Q <= 1'b0 	;
				2'b10: Q <= 1'b1 	;
				2'b11: Q <= ~ Q 	;
				default: Q <= 1'b0 	;
			endcase
		end


endmodule

testbench仿真代碼的編寫：

`timescale 1ns/1ns

module tb_TriggerJK();

reg 		sys_clk		;
reg 		sys_rst_n	;
reg 		J			;
reg			K			;

wire		Q 			;

initial 
	begin
		sys_clk   <= 1'b0 ;
		sys_rst_n <= 1'b0 ;
		J		  <= 1'b0 ;
		K		  <= 1'b0 ;
		#30 
		sys_rst_n <= 1'b1 ;
	end

always #10 sys_clk <= ~ sys_clk ;

always #10 J  <= {$random} % 2;

always #10 K  <= {$random} % 2;

TriggerJK U1
(

	.sys_clk	(sys_clk	),
	.sys_rst_n	(sys_rst_n	),
	.J			(J			),
	.K			(K			),
	          
	.Q 			(Q 			)

);

endmodule

3. Modelsim仿真結(jié)果顯示

上圖表明：JK觸發(fā)器邏輯功能為：JK 00不變，11翻轉(zhuǎn)，01 10同J。文章來源地址http://www.zghlxwxcb.cn/news/detail-860812.html

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