1.將目標(biāo)模塊設(shè)為頂層文件
2.進(jìn)行綜合
3.Open Synthesized Design
4.在TCL Console輸入命令
write_verilog -mode synth_stub D:/<design_name>.v
?write_edif -security_mode all D:/<design_name>.edf
?
5.生成的.v和.edf就可以替換之前的 模塊及其子模塊啦
?
詳細(xì)操作可以參考以下文章
【劃水】Vivado生成網(wǎng)表文件是怎么回事呢? - 知乎 (zhihu.com)文章來源:http://www.zghlxwxcb.cn/news/detail-507509.html
經(jīng)驗: 網(wǎng)上說在綜合設(shè)置那兒More Options選項設(shè)置為-mode out_of_context。我這樣試了兩次,把生成的edf文件加入工程之后,綜合是通過了,但是Implementation失敗了。我就把這個選項刪了,然后就通過了。文章來源地址http://www.zghlxwxcb.cn/news/detail-507509.html
到了這里,關(guān)于vivado生成網(wǎng)表文件edf的文章就介紹完了。如果您還想了解更多內(nèi)容,請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!