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FPGA 學(xué)習(xí)筆記：Vivado 生成的 Bitstream bit 文件 超大的解決方法

2年前作者：張世爭(zhēng)分類：Toy博客閱讀(31)違法舉報(bào)

這篇具有很好參考價(jià)值的文章主要介紹了FPGA 學(xué)習(xí)筆記：Vivado 生成的 Bitstream bit 文件 超大的解決方法。希望對(duì)大家有所幫助。如果存在錯(cuò)誤或未考慮完全的地方，請(qǐng)大家不吝賜教，您也可以點(diǎn)擊"舉報(bào)違法"按鈕提交疑問。

前言

  • 最近學(xué)習(xí)FPGA，使用Vivado，照著開發(fā)板例程，寫了個(gè)流水燈的Verilog程序，配置好引腳約束后，下載到開發(fā)板，發(fā)現(xiàn)下載的速度有點(diǎn)慢，我一查看 生成的 bit文件，發(fā)現(xiàn)竟然接近11MB。

  • 開始以為是 Vivado 版本出了問題，我先后更換為 Vivado 2018.2 Vivado 2019.2 Vivado 2022.2，生成的 bit 文件，竟然驚奇的一致。

vivado壓縮bit文件,FPGA開發(fā)技術(shù),fpga開發(fā),學(xué)習(xí)文章來源地址http://www.zghlxwxcb.cn/news/detail-535943.html

  • 開啟查看寫的代碼，發(fā)現(xiàn)只寫了簡(jiǎn)單的幾句，依舊是 接近 11MB，這樣生成的 bin文件，固化到 SPI Flash，會(huì)相當(dāng)?shù)穆?/li>

bit 文件瘦身

  • 因?yàn)橹暗囊粋€(gè)工程，生成的 bin 文件比較的小，并且代碼量很大，所以我對(duì)比了一下工程，發(fā)現(xiàn)約束文件里，一個(gè)配置項(xiàng)沒有開啟，我開啟后，發(fā)現(xiàn)生成的代碼變小為之前的 1/10左右，也就是不到1MB了
set_property CONFIG_VOLTAGE 3.3 [current_design]
set_property CFGBVS VC

到了這里，關(guān)于FPGA 學(xué)習(xí)筆記：Vivado 生成的 Bitstream bit 文件 超大的解決方法的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！

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