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  Vivado Error問題之[DRC NSTD-1][DRC UCIO-1] FPGA管腳約束問題導(dǎo)致生成bit時(shí)報(bào)錯(cuò)，如何在不重新Implentation情況下生成bit？

  [DRC NSTD-1] Unspecified I/O Standard: 1 out of 9 logical ports use I/O standard (IOSTANDARD) value \\\'DEFAULT\\\', instead of a user assigned specific value.? This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it i

  2024年01月19日

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• 【FPGA】Xilinx vivado生成.dcp文件的方法

  DCP文件是vivado軟件生成的網(wǎng)表文件，主要起到加密的作用，在不需要提供源代碼的情況下運(yùn)行工程。 首先，需要新建工程，工程頂層文件就是生成后dcp文件的名稱，然后在vivado-Tool-setting-project-setting-synthesis路徑下，在More options中輸入-mode out_of_context（綜合時(shí)不產(chǎn)生IO buffer），

  2024年04月12日

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  【常見錯(cuò)誤】Xilinx Vivado自帶編輯器文字部分出現(xiàn)亂碼解決辦法

  在進(jìn)行FPGA開發(fā)時(shí)，常用的代碼編輯器比如Sublime，但是最近發(fā)現(xiàn)再Sublime中編輯的代碼文字部分，在用Vivado自帶的編輯器打開時(shí)，會(huì)出現(xiàn)文字錯(cuò)亂的情況，如下圖： 而在Sublime中實(shí)際的情況卻是下圖這樣，這樣就會(huì)導(dǎo)致代碼的易讀性降低。 這是由于Sublime端編碼方式導(dǎo)致的，將

  2024年02月09日

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  Vivado打開的工程文件的中文注釋出現(xiàn)亂碼解決方案

  有同學(xué)在使用vivado打開一些工程的時(shí)候，發(fā)現(xiàn)其中注釋有亂碼，現(xiàn)象如下圖： 原因分析： 有的工程是從其他編碼軟件中移植而得，而工程V文件源碼的代碼部分在代碼編輯軟件中是可以通用的，由于注釋部分含有中文，兩款EDA軟件對(duì)中文的字符編碼格式不同，在工程移植到

  2024年02月11日

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• vivado中如何生成、例化和仿真DCP文件

  1、在vivado-Tool-setting-project-setting-synthesis路徑下，設(shè)置 -mode out_of_context（綜合時(shí)不產(chǎn)生IO buffer） 2、將引腳約束注釋掉，防止例化使用DCP文件時(shí)報(bào)錯(cuò) 3、將工程綜合，打開綜合設(shè)計(jì)。 4、在console輸入命令，生成DCP文件： write_checkpoint -key C:/Users/YDQ/Desktop/key_files.txt -encrypt top.dcp 其

  2024年02月05日

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  Xilinx Vivado bit文件和Microblaze elf文件合并的兩種方法

  ? ? ? ? Xilinx使用Microblaze軟核進(jìn)行功能開發(fā)時(shí)，需要將Vivado生成的硬件bit文件和Vitis生成的軟件elf文件進(jìn)行合并，生成軟硬結(jié)合的bit文件，然后可以選擇將該bit文件燒進(jìn)FPGA、或者將該bit文件轉(zhuǎn)換成mcs文件/bin文件然后燒錄至Flash中。 ? ? ? ? 目前使用到了兩種合并Vivado bit文件

  2024年02月11日

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• FPGA工程師必備技能_Vivado如何清理工程并保證不缺失必要文件

  實(shí)際使用vivado的過程中，由于vivado會(huì)自動(dòng)產(chǎn)生一系列文件，有些是不必要時(shí)刻保存的中間文件，有些是加快效率的文件（比如編譯IP核后產(chǎn)生的文件）。但是在上傳svn或者自己做備份的時(shí)候希望備份占用盡量少的空間。然而由于vivado不會(huì)自動(dòng)清理，所以這時(shí)候就需要我們做手

  2024年02月04日

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• 使用vivado出現(xiàn)的常見錯(cuò)誤

  一般打開和你自己電腦安裝的不是同一個(gè)版本的工程時(shí)，會(huì)出現(xiàn)以下錯(cuò)誤 目前在使用vivado2019.2和vivado2018.2調(diào)試FPGA，在調(diào)試過程中遇到不少問題，在此對(duì)這些常見錯(cuò)誤進(jìn)行總結(jié)： 為了排除vivado版本的問題，我直接重新下了一個(gè)2018.2 1、在IMPLEMENTATION過程中，出現(xiàn)Place Design erro

  2024年02月02日

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  關(guān)于 xilinx sdk軟核elf文件與xilinx vivado bit文件合并的方法

  xilinx 軟核elf文件與xilinx vivado bit文件合并的方法 一、背景 在版本的Vivado 配套的 軟件工具是 SDK ，當(dāng)vivado中使用軟核時(shí)候，需要將軟核生成的elf文件與vivado生成的bit文件合并成一個(gè)最終的BIT文件，然后再將此BIT文件下載到FPGA中，或者轉(zhuǎn)化為MCS文件固化到Flash中，這樣才不用每

  2024年02月08日

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  域名解析出現(xiàn)錯(cuò)誤，該如何解決？

  域名作為網(wǎng)絡(luò)地址，是我們?cè)L問網(wǎng)站的必經(jīng)之路，域名解析就是把你的域名解析成一個(gè)ip地址，在使用的過程中遇到域名解析文件異常也是常有的事。如果域名解析出現(xiàn)錯(cuò)誤，該怎么解決呢？ ? 一、打開網(wǎng)頁時(shí)，顯示域名解析錯(cuò)誤 解決方法： 1.首先，我們點(diǎn)擊電腦桌面左下角

  2024年02月03日

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