平臺(tái)：vivado2017.4

芯片：xc7k325tfbg676-2 (active)

關(guān)于Aurora的開發(fā)學(xué)習(xí)。使用xilinx官方提供的IP核。

官方資料，pg046-aurora-8b10b.pdf和pg074-aurora-64b66b-en-us-12.0.pdf。

IP核的生成步驟

首先在IP Catalog中搜索Aurora IP核關(guān)于此IP有兩種不同的IP，分別對(duì)應(yīng)兩種不同的編碼方式和兩份文檔（PG046和PG074）。

這里先選擇Aurora 8B/10B。

第二頁設(shè)置

GT選擇

在學(xué)習(xí)GTX的時(shí)候知道，一個(gè)Quad里面有四組GTXE2_CHANNEL，一個(gè)QPLL和一對(duì)差分輸入。每個(gè)GTXE2_CHANNEL包含一組TX和RX，以及一個(gè)CPLL。

這里lane可以選擇為1到16個(gè)。默認(rèn)選擇一個(gè)。

第三頁

共享邏輯選擇

默認(rèn)將共享邏輯放入example design

IP核的接口和含義

下面我們看一下IP核的整體接口。分別介紹IP的各個(gè)接口的意義。

用戶測(cè)端口介紹。

狀態(tài)和控制端口

時(shí)鐘接口

用戶側(cè)數(shù)據(jù)接口時(shí)序。

Framing Interface

Streaming Interface

接口的數(shù)據(jù)傳輸都是在AXI總線下完成的，

Framing模式下：發(fā)送tvalid和tready同時(shí)有效時(shí)數(shù)據(jù)有效，同時(shí)需要tlast指示當(dāng)前最后一個(gè)數(shù)據(jù)。接收時(shí)tvalid有效時(shí)數(shù)據(jù)有效，tlast指示最后一個(gè)數(shù)據(jù)。

Streaming模式下：發(fā)送tvalid和tready同時(shí)有效時(shí)數(shù)據(jù)有效。接收時(shí)tvalid有效時(shí)數(shù)據(jù)有效。感興趣可以去看一下AXI總線協(xié)議。在來理解這個(gè)就很簡(jiǎn)單了。

(161條消息) AXI總線，AXI_BRAM讀寫仿真測(cè)試_愛漂流的易子的博客-CSDN博客

Aurora 8B/10B模式下的工程仿真

現(xiàn)在打開example project

打開設(shè)計(jì)示例，可以看到該示例

示例的工程結(jié)構(gòu)和GTX的例子工程結(jié)構(gòu)一致的。

為了方便測(cè)試，我們先看一下xilinx提供的TB的結(jié)構(gòu)。

模塊之間RX和TX互連。

下面分析一下aurora_8b10b_0_FRAME_GEN模塊。讓數(shù)據(jù)動(dòng)起來。從模塊的代碼中可以看到，F(xiàn)RAMEE_GEN模塊發(fā)送提供的代碼為生成Generate random data using XNOR feedback LFSR。

    //______________________________ Transmit Data  __________________________________   
    //Generate random data using XNOR feedback LFSR
    always @(posedge USER_CLK)
        if(reset_c)
        begin
            data_lfsr_r          <=  `DLY    16'hABCD;  //random seed value
        end
        else if(!TX_DST_RDY_N && !idle_r)
        begin
            data_lfsr_r          <=  `DLY    {!{data_lfsr_r[3]^data_lfsr_r[12]^data_lfsr_r[14]^data_lfsr_r[15]},data_lfsr_r[0:14]};
        end

產(chǎn)生隨機(jī)數(shù)。在這之前需要了解一下LocalLink和AXI4-Stream總線之間的轉(zhuǎn)換，xilinx提供的example模板是使用的LocalLink總線數(shù)據(jù)收發(fā)，后來改成了AXI4-Stream，我們需要先了解一下各個(gè)信號(hào)的對(duì)應(yīng)關(guān)系。當(dāng)然也可以不使用xilinx提供的example project工程思路，直接使用AXI總線向Aurora IP核內(nèi)發(fā)數(shù)據(jù)，結(jié)果也是一致的。

先看一下兩者的轉(zhuǎn)換代碼。

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//
//  LL_TO_AXI
//
//
//  Description: This light wrapper/shim convertes Legacy LocalLink interface
//               signals to AXI-4 Stream protocol signals
//
//
///

`timescale 1 ns/1 ps
(* core_generation_info = "aurora_8b10b_0,aurora_8b10b_v11_1_3,{user_interface=AXI_4_Streaming,backchannel_mode=Sidebands,c_aurora_lanes=1,c_column_used=left,c_gt_clock_1=GTXQ0,c_gt_clock_2=None,c_gt_loc_1=1,c_gt_loc_10=X,c_gt_loc_11=X,c_gt_loc_12=X,c_gt_loc_13=X,c_gt_loc_14=X,c_gt_loc_15=X,c_gt_loc_16=X,c_gt_loc_17=X,c_gt_loc_18=X,c_gt_loc_19=X,c_gt_loc_2=X,c_gt_loc_20=X,c_gt_loc_21=X,c_gt_loc_22=X,c_gt_loc_23=X,c_gt_loc_24=X,c_gt_loc_25=X,c_gt_loc_26=X,c_gt_loc_27=X,c_gt_loc_28=X,c_gt_loc_29=X,c_gt_loc_3=X,c_gt_loc_30=X,c_gt_loc_31=X,c_gt_loc_32=X,c_gt_loc_33=X,c_gt_loc_34=X,c_gt_loc_35=X,c_gt_loc_36=X,c_gt_loc_37=X,c_gt_loc_38=X,c_gt_loc_39=X,c_gt_loc_4=X,c_gt_loc_40=X,c_gt_loc_41=X,c_gt_loc_42=X,c_gt_loc_43=X,c_gt_loc_44=X,c_gt_loc_45=X,c_gt_loc_46=X,c_gt_loc_47=X,c_gt_loc_48=X,c_gt_loc_5=X,c_gt_loc_6=X,c_gt_loc_7=X,c_gt_loc_8=X,c_gt_loc_9=X,c_lane_width=2,c_line_rate=31250,c_nfc=false,c_nfc_mode=IMM,c_refclk_frequency=125000,c_simplex=false,c_simplex_mode=TX,c_stream=false,c_ufc=false,flow_mode=None,interface_mode=Framing,dataflow_config=Duplex}" *)
module aurora_8b10b_0_LL_TO_AXI_EXDES #
(
    parameter            DATA_WIDTH         = 16, // DATA bus width
    parameter            STRB_WIDTH         = 2, // STROBE bus width
    parameter            USE_UFC_REM        = 0, // UFC REM bus width identifier
    parameter            USE_4_NFC          = 0, // 0 => PDU, 1 => NFC, 2 => UFC 
    parameter            BC                 =  DATA_WIDTH/8, //Byte count
    parameter            REM_WIDTH          = 1 // REM bus width
   
)
(

    // LocalLink input Interface
    LL_IP_DATA,
    LL_IP_SOF_N,
    LL_IP_EOF_N,
    LL_IP_REM,
    LL_IP_SRC_RDY_N,
    LL_OP_DST_RDY_N,

    // AXI4-S output signals
    AXI4_S_OP_TVALID,
    AXI4_S_OP_TDATA,
    AXI4_S_OP_TKEEP,
    AXI4_S_OP_TLAST,
    AXI4_S_IP_TREADY

);

`define DLY #1

//***********************************Port Declarations*******************************

    // AXI4-Stream TX Interface
     output     [(DATA_WIDTH-1):0]     AXI4_S_OP_TDATA;
     output     [(STRB_WIDTH-1):0]     AXI4_S_OP_TKEEP;
    output                            AXI4_S_OP_TVALID;
    output                            AXI4_S_OP_TLAST;
    input                             AXI4_S_IP_TREADY;


    // LocalLink TX Interface
    input      [0:(DATA_WIDTH-1)]     LL_IP_DATA;
    input      [0:(REM_WIDTH-1)]      LL_IP_REM;
    input                             LL_IP_SOF_N;
    input                             LL_IP_EOF_N;
    input                             LL_IP_SRC_RDY_N;
    output                            LL_OP_DST_RDY_N;

 wire     [0:(STRB_WIDTH-1)]     AXI4_S_OP_TKEEP_i;

//*********************************Main Body of Code**********************************

  


generate
if(USE_4_NFC==0)
begin
  genvar i;
  for (i=0; i<BC; i=i+1) begin: pdu
    assign AXI4_S_OP_TDATA[((BC-1-i)*8)+7:((BC-1-i)*8)] = LL_IP_DATA[((BC-1-i)*8):((BC-1-i)*8)+7];
end
end
endgenerate

generate
  genvar j;
  for (j=0; j<STRB_WIDTH; j=j+1) begin: strb
    assign AXI4_S_OP_TKEEP[j] = AXI4_S_OP_TKEEP_i[j];
  end
endgenerate

   assign AXI4_S_OP_TVALID = !LL_IP_SRC_RDY_N;
   assign AXI4_S_OP_TLAST  = !LL_IP_EOF_N;
   assign AXI4_S_OP_TKEEP_i  = (LL_IP_REM == 1'b1)? 2'b11:2'b10;
   assign LL_OP_DST_RDY_N  = !AXI4_S_IP_TREADY;

endmodule

可以看到：

AXI_DATA等于LL_DATA交換數(shù)據(jù)位值。

AXI_VALID等于LL_SRC_RDY的非。

AXI_LAST等于LL_EOF的非。

AXI_KEEP與LL_REM參數(shù)有關(guān)。

LL_DST_RDY等于AXI_READY有關(guān)。

從仿真圖中也可以看出來。

所以我們?cè)贔RAMEE_GEN模塊中修改數(shù)據(jù)發(fā)送代碼如下。

    //______________________________ Transmit Data  __________________________________   
    //Generate random data using XNOR feedback LFSR
    always @(posedge USER_CLK)
        if(reset_c)
        begin
            data_lfsr_r          <=  `DLY    16'hABCD;  //random seed value
        end
        else if(!TX_DST_RDY_N && !idle_r)
        begin
            if(data_lfsr_r == 16'hABCD)
                    data_lfsr_r  <=  `DLY    16'h0000;
            else
                    data_lfsr_r  <=  `DLY    data_lfsr_r    + 16'h1;
        end
  
 
  
    //Connect TX_D to the DATA LFSR
    assign  TX_D    =   {1{data_lfsr_r}};
  
    //Tie DATA LFSR to REM to generate random words
//    assign  TX_REM  = data_lfsr_r[0:0];
assign  TX_REM  = 1'b1;

發(fā)送從0遞增的有效數(shù)據(jù)。這里也可以設(shè)置為從FIFO中讀出數(shù)據(jù)（好應(yīng)用）。我們這里直接將發(fā)送的第一個(gè)數(shù)據(jù)設(shè)置為0，在后續(xù)的情況下，數(shù)據(jù)值累加。并設(shè)置TX_REM為一，保證最后一個(gè)傳輸?shù)臄?shù)據(jù)位全部有效。

同時(shí)在接收模塊，設(shè)置接收的驗(yàn)證數(shù)據(jù)也是從0遞增的。判斷是否出現(xiàn)錯(cuò)誤數(shù)據(jù)。

    //generate expected RX_D using LFSR
    always @(posedge USER_CLK)
        if(reset_c)
        begin
//            data_lfsr_r          <=  `DLY    16'hD5E6;  //random seed value
            data_lfsr_r          <=  `DLY    16'h0000;  //random seed value
        end
        else if(CHANNEL_UP)
        begin
          if(data_valid_c)
//           data_lfsr_r          <=  `DLY    {!{data_lfsr_r[3]^data_lfsr_r[12]^data_lfsr_r[14]^data_lfsr_r[15]},data_lfsr_r[0:14]};
           begin
                   if(data_lfsr_r == 16'hABCD)
                           data_lfsr_r  <= `DLY 16'h0000;
                   else
                           data_lfsr_r          <=  `DLY    data_lfsr_r + 16'h1;
           end
        end
        else 
        begin
//           data_lfsr_r          <=  `DLY    16'hD5E6;  //random seed value
           data_lfsr_r          <=  `DLY    16'h0000;  //random seed value
        end 

    assign data_lfsr_concat_w = {1{data_lfsr_r}};

發(fā)送模塊的仿真?？梢钥吹桨l(fā)送的數(shù)據(jù)為0，1，2，3，4。

接收模塊的仿真?？梢钥吹浇邮盏臄?shù)據(jù)為0，1，2，3，4。文章來源地址http://www.zghlxwxcb.cn/news/detail-781660.html