【ALINX】FPGA ZYNQ視頻教程——AX7010/AX7020教程——FPGA實驗篇
02_Vivoda初體驗LED燈工程
2.1 新建Vivado工程
- File=>New Project
- 工程文件命名：不能出現(xiàn)中文、空格等非法字符
- 選擇芯片型號：
視頻定位鏈接 03:45
- AX7020開發(fā)板速度選擇“-2”；型號選擇“xc7Z020clg400-2”
** Vivado窗口介紹
視頻定位鏈接05:44
2.2 添加源文件
視頻定位鏈接 08:43
1.選擇點擊：窗口Source，左上角“+”;選擇“Add ~ design sources”
2.選擇“create file” 或直接選擇目錄下的源文件
3.定義模塊：將模塊名稱設(shè)計和文件名一樣
2.3 編輯Design Sources源文件(.v)
視頻定位鏈接 10:21
1.選擇點擊：窗口Source–》Design Sources–》XXX.v模板 源文件
2.編輯源文件時，編輯框的右上角方塊如果為綠色，則表示程序無誤，若為紅色則表示異常，可通過中間紅色小塊進行查找。
//led.v文件代碼
module led(
input sys_clk,
input rst_n,
(* MARK_DEBUG="true" *)output reg [3:0] led
);
(* MARK_DEBUG="true" *)reg[31:0] timer_cnt;
always@(posedge sys_clk or negedge rst_n)
begin
if (!rst_n)
begin
led <= 4'd0 ;
timer_cnt <= 32'd0 ;
end
else if(timer_cnt >= 32'd49_999_999)
begin
led <= ~led;
timer_cnt <= 32'd0;
end
else
begin
led <= led;
timer_cnt <= timer_cnt + 32'd1;
end
end
Instantiate ila in source file
//ila ila_inst(
// .clk(sys_clk),
// .probe0(timer_cnt),
// .probe1(led)
// );
endmodule
2.4 RTL ANALYSIS (RTL分析)
視頻定位鏈接 12:49
1.選擇點擊：左側(cè) RTL ANALYSIS => Open Elaborated Design
2.進行引腳綁定，將FPGA的輸入和輸出設(shè)備綁定到FPGA的引腳上
1）切換到右下角"I/O Ports"窗口，可從標題欄 Window 中調(diào)出。
2）根據(jù)原理圖或者用戶手冊，將外設(shè)與FPGA進行引腳綁定和電平匹配，在"Package Pin" 輸入引腳號，在"I/O Std"處選擇FPGA的Bank（3.3V時選擇LVCMOSE33）
3）保存后，約束文件類型為==.XDC==
4)在Sources窗口的Constraints目錄下會出現(xiàn).XDC約束文件
3.SYNTHESIS (綜合)
1）.選擇點擊：左側(cè) SYNTHESIS => Run Synthesis 選擇核心數(shù)；開始綜合，右上角有指示。
2）時序約束
視頻定位鏈接 21:29
- 選擇點擊：左側(cè) SYNTHESIS => Open Synthesized Design =>Constranints Wizard
- 設(shè)置時鐘頻率（50MHZ），“Skip to Finish”
3）.在Sources窗口的Constraints的.xdc約束文件中點擊“reload”,補充時序約束。
2.5 編譯：生成Bit文件
視頻定位鏈接 23:32
1.選擇點擊：左側(cè) PROGRAM AND DEBUG => GENERATE bITSTREAM
2.選擇運行處理器核心數(shù)（越多電腦越卡）；右上角會顯示運行狀態(tài)。
2.6 仿真
視頻定位鏈接 25:27
1.右鍵選擇點擊：左側(cè) SIMULATION => Simulation Settings
2.設(shè)置:仿真器、仿真語言、初始仿真時間（50ms）等參數(shù).
3.添加仿真源文件
1).選擇點擊：窗口Source，左上角“+”；選擇“Add ~ simulation sources”；設(shè)置文件名：vtf_led_test
2）.在該目錄下編輯仿真源文件（編程）
`timescale 1ns / 1ps
//
// Module Name: vtf_led_test
//
module vtf_led_test;
// Inputs
reg sys_clk;
reg rst_n ;
// Outputs
wire [3:0] led;
// Instantiate the Unit Under Test (UUT)
led uut (
.sys_clk(sys_clk),
.rst_n(rst_n),
.led(led)
);
initial
begin
// Initialize Inputs
sys_clk = 0;
rst_n = 0 ;
#1000 ;
rst_n = 1;
end
//Create clock
always #10 sys_clk = ~ sys_clk;
endmodule
4.運行（行為級）仿真：選擇點擊 SIMULATION => Run Simulation => Run Behaviorral Simulation
5.仿真操作：
視頻定位鏈接 29:59
1）選擇 Scope(模塊) => Objects(項目)；左鍵按住則可以拖動到黑色仿真窗口。
2）Restart(重新運行)、Run All(一直運行)、Run for
xx(仿真運行xx長時間)
3）仿真文件存儲目錄（.sim文件夾）
4）顯示進制選擇：黑框仿真欄項目，鼠標右鍵 => Radix => Unsigned Decimal(十進制)
2.7 程序下載
視頻定位鏈接 34:40
1.硬件連接：電源線、JTAG下載口（跳線帽也換到JTAG）
2.選擇點擊：左側(cè) PROGRAM AND DEBUG => Open Hardware Manager;在左上角通知欄點擊“++Open Target++” => Auto Connect
3.右鍵選擇點擊：Hardware中XC7z020_1 => Program Device；選擇2.5中生成的.Bit文件
2.8 內(nèi)嵌邏輯分析儀（可獲取開發(fā)板的真實數(shù)據(jù)）的用法
2.8.1 利用IP進行例化
視頻定位鏈接 36:32
1.選擇點擊：左側(cè) PROJECT MANAGER => IP Catalog
2.在搜索欄中搜索ILA(Integrated Logic Analyzer)；雙擊進入
3.設(shè)置參數(shù)
1）修改頂端文件名，設(shè)置 Number of Probe(探針數(shù)目)、Sample DataDepth(采樣深度)。
2）設(shè)置 Probe Width(探針寬度)：計數(shù)器是32位,4個led燈是4位。
4.保持默認,點擊生成ILA文件(.xci)。
1）在Sources處點擊打開ila文件，展開層級關(guān)系；
2）展開后，會生成ILA的.v文件
5.例化：
視頻定位鏈接 40:50
1）復(fù)制ILA文件中的模塊名及代碼，在led.v文件內(nèi)做 例化：將時鐘(.clk)和探針(.probe)與需要探測的接口進行對應(yīng)。
// 模塊名為（ila）ILA中例化前代碼：
ila (
clk,
probe0,
probe1
);
// led.v中例化后代碼：
//Instantiate ila in source file
ila ila_inst(
.clk(sys_clk),
.probe0(timer_cnt),
.probe1(led)
);
2）重新下載程序，生成.bit文件,下載文件到開發(fā)板；注意此時下載時會多一個.ltx文件（用于描述邏輯分析儀連接）
3）選擇點擊： Run trigger… 則可顯示開發(fā)板內(nèi)的實際數(shù)據(jù)。
4）制作觸發(fā)器
視頻定位鏈接 45:09
選擇點擊: Add Probe（增加探針）=> 選擇探針；修改探針邏輯、進制、數(shù)值；
5）修改 Trigger Position in window 可以調(diào)整窗口的前后顯示比例；每次修改需要點擊 Run trigger…
2.8.2 利用調(diào)試信息進行ILA
視頻定位鏈接 49:07
1.在.v文件中添加調(diào)試信息
1）選擇點擊：PROJECT MANAGER => Language Templates；搜索 mark，選擇“mark debug”
2）在led.v文件中的led和cnt值定義的前面加上Mark語句，保存。
2.進行綜合（SYNTHESIS）
1）選擇點擊：左側(cè) SYNTHESIS => Run Synthesis 選擇核心數(shù)；開始綜合，右上角有指示。
2）綜合后，選擇點擊：SYNTHESIS => Open Synthesis => Set Up Debug；按照指示保持默認，生成后保存。
3）在約束文件處 reload ，約束文件中會將信號和探針連接到一起。
3.生成bit文件
4.下載調(diào)試（同上）文章來源：http://www.zghlxwxcb.cn/news/detail-740297.html
《完》文章來源地址http://www.zghlxwxcb.cn/news/detail-740297.html
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