【IC基礎(chǔ)】集成電路設(shè)計領(lǐng)域術(shù)語縮寫及名詞解釋(字母索引版)

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前言：

筆者在大三上學(xué)習(xí)學(xué)習(xí)《SoC設(shè)計導(dǎo)論》時整理的有關(guān)集成電路設(shè)計領(lǐng)域的常見有英文縮寫和對應(yīng)的名詞解釋，文中標注的頁碼均出自《SoC設(shè)計方法與實現(xiàn)》這本參考書：

【IC基礎(chǔ)】集成電路設(shè)計領(lǐng)域術(shù)語縮寫及名詞解釋(字母索引版),IC設(shè)計基礎(chǔ),人工智能,fpga開發(fā)

A

ASIC(Application Specific Integrated Circuit)：專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路。ASIC的特點是面向特定用戶的需求，ASIC在批量生產(chǎn)時與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點。

*ATPG(Automation Test Pattern Generation)：自動測試矢量生成，是一種自動測試向量生成技術(shù)，用于生成數(shù)字電路的測試模式，以驗證電路的正確性和可靠性。通過分析芯片的結(jié)構(gòu)生成測試向量進行結(jié)構(gòu)測試，篩選出不合格的芯片。P34 P183

（GPT）在數(shù)字電路設(shè)計中，由于電路規(guī)模的增大和復(fù)雜性的增加，手工設(shè)計和驗證電路的測試模式變得越來越困難。為了解決這個問題，ATPG技術(shù)應(yīng)運而生。ATPG技術(shù)可以自動生成用于測試數(shù)字電路的測試模式，從而大大提高測試效率和精度。ATPG技術(shù)的主要思想是通過在電路中注入一些故障（如單個或多個傳輸門延遲、輸入和輸出之間的短路等）來生成測試模式。然后，ATPG工具將這些故障注入到電路中，并自動生成一組測試模式，用于檢測和診斷故障。

**AI(Artificial Intelligence)：人工智能，是研究、開發(fā)用于模擬、延伸和擴展人的智能的理論、方法、技術(shù)及應(yīng)用系統(tǒng)的一門新的技術(shù)科學(xué)。AI旨在了解智能的實質(zhì)，并生產(chǎn)出一種新的能以人類智能相似的方式做出反應(yīng)的智能機器。

它是研究、開發(fā)用于模擬、延伸和擴展人的智能的理論、方法、技術(shù)及應(yīng)用系統(tǒng)的一門新的技術(shù)科學(xué)。人工智能是包括十分廣泛的科學(xué),它由不同的領(lǐng)域組成,如機器學(xué)習(xí),計算機視覺等等,總的說來,人工智能研究的一個主要目標是使機器能夠勝任一些通常需要人類智能才能完成的復(fù)雜工作. 人工智能學(xué)科研究的主要內(nèi)容包括：知識表示、自動推理和搜索方法、機器學(xué)習(xí)和知識獲取、知識處理系統(tǒng)、自然語言理解、計算機視覺、智能機器人、自動程序設(shè)計等方面.

B

BIST(Built-In-Self-Test)：自建測試，是電路自己生成測試矢量，而不是要求外部施加測試矢量。存儲器BIST通過在存儲器周圍加入額外電路來產(chǎn)生片上測試向量并進行測試比較，完成對存儲器的測試。P194

**BLE(Bluetooth low energy):藍牙低功耗，是一種藍牙無線通信技術(shù)，主要應(yīng)用于物聯(lián)網(wǎng)和智能家居等領(lǐng)域。BLE是藍牙4.0規(guī)范中引入的一項新技術(shù)，它與傳統(tǒng)藍牙相比，具有更低的功耗、更簡單的協(xié)議、更短的連接時間和更低的成本等優(yōu)點。BLE的主要應(yīng)用包括低功耗傳感器、智能手環(huán)、智能手表、智能家居設(shè)備、健身器材等。

C

**CMOS(Complementary Metal Oxide?Semiconductor)：互補金屬氧化物半導(dǎo)體，是一種集成電路的設(shè)計工藝，可以在硅質(zhì)晶圓模板上制出NMOS（n-type MOSFET）和PMOS（p-type MOSFET）的基本器件，由于NMOS與PMOS在物理特性上為互補性，因此被稱為CMOS。

*CTS(Clock Tree Synthesis)：時鐘樹綜合，是指使用EDA工具自動生成時鐘樹，包括時鐘緩沖器的插入與時鐘信號的布線。為了滿足時序收斂(Timing Closure)的要求，保證每個模塊及每個寄存器的時鐘輸入的相位誤差最小，必須在時鐘源到寄存器最短的通路上插放延時單元使得所有路徑在延時上都與最長路徑相同。P18 P36 P230

CTG(Clock Tree Generation)：時鐘樹生成

CTS（Clock Tree Synthesis）時鐘樹綜合和CTG（Clock Tree Generation）時鐘樹生成是時鐘樹設(shè)計過程中的兩個關(guān)鍵步驟，二者有些微的區(qū)別。

CTS時鐘樹綜合是指根據(jù)芯片布局的物理約束和時鐘網(wǎng)絡(luò)電氣約束等條件，自動生成一顆滿足時鐘分配約束和最小延遲、功耗等優(yōu)化目標的時鐘樹。CTS時鐘樹綜合的主要任務(wù)是將時鐘信號從一個或多個時鐘源傳輸?shù)叫酒母鱾€時序單元，確保時鐘信號到達每個時序單元的時鐘輸入端的延遲盡可能一致，并滿足時序分析的約束要求。CTS時鐘樹綜合通常在布局布線之后進行，因此需要考慮布局的物理約束，如芯片面積、通孔數(shù)量、功耗等等。

CTG時鐘樹生成是指根據(jù)設(shè)計人員指定的時鐘分配方案和網(wǎng)絡(luò)拓撲結(jié)構(gòu)，手動或自動生成一顆時鐘樹。CTG時鐘樹生成通常在布局之前進行，因為時鐘分配需要考慮整個設(shè)計的物理布局和管腳規(guī)劃。CTG時鐘樹生成的主要任務(wù)是按照設(shè)計人員的時鐘分配方案，將時鐘信號傳輸?shù)礁鱾€時序單元，從而滿足時序分析的約束要求。

雖然CTS時鐘樹綜合和CTG時鐘樹生成的目標都是生成一顆滿足時鐘分配約束的時鐘樹，但它們的輸入數(shù)據(jù)和實現(xiàn)方式略有不同。CTS時鐘樹綜合通常采用自動化工具實現(xiàn)，其輸入數(shù)據(jù)包括布局布線的物理約束和時鐘網(wǎng)絡(luò)的電氣約束等，輸出時鐘樹滿足最小延遲、功耗等優(yōu)化目標。而CTG時鐘樹生成通常是由設(shè)計人員手工或輔以工具實現(xiàn)，其輸入數(shù)據(jù)包括時鐘分配方案和芯片的物理布局和管腳規(guī)劃等，輸出時鐘樹滿足設(shè)計人員指定的時鐘分配方案

D

**DFM(Design For Manufacture)：可制造性設(shè)計，是指將工藝技術(shù)應(yīng)用于電路設(shè)計過程中，從而提高產(chǎn)品制造過程中的可靠性。但可制造本身并不能保證高良品率。面向良品率的設(shè)計是DFM的一部分，其解決方案是將良品率定義為一個設(shè)計指標，主要在版圖設(shè)計前后考慮電路的功能質(zhì)量問題，通過將設(shè)計和生產(chǎn)工藝相結(jié)合，保證產(chǎn)品的高良品率。P246

*DFT(Design for Test)：可測性設(shè)計，（P185定義：）是指設(shè)計人員在設(shè)計系統(tǒng)和電路的同時，考慮到測試的要求，通過增加一定的硬件開銷，獲得最大可測性的設(shè)計過程。簡單來說，DFT是為了達到故障檢測目的所作的輔助性設(shè)計，這種設(shè)計為基于故障模型的結(jié)構(gòu)測試服務(wù)，用來檢測生產(chǎn)故障。目前主要的DFT方法有掃描通路測試、內(nèi)建自測試和邊界掃描測試等。（ChatGPT回答：）是指在電路設(shè)計的過程中考慮如何使電路易于測試和診斷的一種設(shè)計方法主要目的是發(fā)現(xiàn)芯片在生產(chǎn)過程中出現(xiàn)的缺陷，使電路易于測試和故障排除。P33 P179 P185

**DMA(Direct Memory Access)：直接存儲器訪問，是一些計算機總線架構(gòu)提供的功能，允許外設(shè)在不需要CPU干預(yù)的情況下直接訪問系統(tǒng)內(nèi)存。DMA技術(shù)通過提供一個專門的硬件通路，使得外設(shè)可以直接讀寫內(nèi)存，而不需要CPU的干預(yù)。這樣可以減輕CPU的工作負擔(dān)，提高系統(tǒng)的性能和效率。

在傳統(tǒng)的計算機系統(tǒng)中，CPU通常是控制和處理所有數(shù)據(jù)傳輸?shù)闹行?，每次?shù)據(jù)傳輸都需要CPU參與。這會造成CPU的負擔(dān)過重，影響系統(tǒng)的性能和效率。DMA技術(shù)的出現(xiàn)，可以使外設(shè)直接訪問系統(tǒng)內(nèi)存，從而避免了CPU的干預(yù)，減輕了CPU的工作負擔(dān)，提高了系統(tǒng)的性能和效率。在DMA技術(shù)中，有一個專門的DMA控制器，它控制外設(shè)與內(nèi)存之間的數(shù)據(jù)傳輸。DMA控制器可以直接訪問系統(tǒng)內(nèi)存，并根據(jù)外設(shè)的需求進行讀寫操作。在數(shù)據(jù)傳輸完成后，DMA控制器會向CPU發(fā)送一個中斷信號，通知CPU數(shù)據(jù)傳輸已經(jīng)完成。

DRC(Design Rule Check)：設(shè)計規(guī)則檢查，設(shè)計規(guī)則是指芯片代工廠提供的反映工藝水平及版圖設(shè)計的必須滿足的一些幾何規(guī)則。DRC就是根據(jù)設(shè)計規(guī)則所規(guī)定的版圖中各掩膜層圖形的最小尺寸、最小間距等幾何參數(shù)，對版圖數(shù)據(jù)進行檢查，找出不滿足設(shè)計規(guī)則的偏差和錯誤，并提供有關(guān)信息，為設(shè)計者修改版圖提供依據(jù)。P19 P37

EDA(Electronic Design Automation)：電子設(shè)計自動化，EDA 工具是一種計算機軟件，用于幫助電子工程師設(shè)計、分析和驗證電子電路。這些工具涵蓋了從初始設(shè)計到最終制造的整個流程。EDA 工具可以幫助設(shè)計師在設(shè)計過程中進行仿真、優(yōu)化、布局、布線、驗證和測試電路，從而提高設(shè)計的質(zhì)量和效率。EDA 工具包括了各種軟件，如原理圖繪制工具、仿真器、布局和布線工具、設(shè)計驗證和自動測試工具等。EDA 工具在電子設(shè)計行業(yè)中得到廣泛應(yīng)用，包括集成電路設(shè)計、系統(tǒng)級設(shè)計、印刷電路板設(shè)計等領(lǐng)域。

ESD(electrostatic discharge)：靜電放電，是指在兩個物體間由于靜電電荷的不平衡而發(fā)生放電現(xiàn)象。靜電放電可能會導(dǎo)致瞬間的高電壓脈沖，對電子器件和電路造成損害。

**ESL(Electronic System Level)：電子系統(tǒng)級，是能夠讓SOC設(shè)計工程師以緊密耦合方式開發(fā)、優(yōu)化和驗證復(fù)雜系統(tǒng)架構(gòu)和嵌入式軟件的一套方法，并提供下游寄存器傳輸級實現(xiàn)的驗證基礎(chǔ)。旨在更高層次的抽象和模型化水平上，對整個電子系統(tǒng)進行設(shè)計和優(yōu)化。ESL設(shè)計方法的目標是提高電子系統(tǒng)設(shè)計的效率、減少開發(fā)時間和降低成本，同時提高電子系統(tǒng)的可重用性和可維護性。ESL設(shè)計通常包括三個層次：系統(tǒng)層、行為層和寄存器傳輸級（RTL）層。在ESL設(shè)計中，系統(tǒng)級別的模型可以是基于高級編程語言（如C/C++）的，可以通過仿真來驗證系統(tǒng)功能和性能。行為層次的模型可以是基于類似于SystemC等的高級語言來描述的，它可以包括對電子系統(tǒng)中各個組件的行為和交互進行建模。最后，在RTL層次，可以使用HDL語言（如Verilog和VHDL）進行具體的電路實現(xiàn)和驗證。通過ESL設(shè)計方法，設(shè)計人員可以在更高的抽象級別上進行設(shè)計和優(yōu)化，從而加快設(shè)計流程，提高設(shè)計質(zhì)量，并縮短產(chǎn)品上市時間。P64

ERC(Electronic Rule Check)：電器規(guī)則檢查，是指檢查版圖中存在的一些違反基本電器規(guī)則的點。P37

F

FPGA(Field Programmable Gate Array)：現(xiàn)場可編程門陣列，是一種可編程邏輯器件，可以實現(xiàn)任意的數(shù)字電路功能。FPGA中包含大量的可編程邏輯單元（Look-Up Tables，LUTs）、觸發(fā)器和連線資源，設(shè)計人員可以使用高級硬件描述語言（例如VHDL或Verilog）來描述數(shù)字電路，然后使用特定的設(shè)計工具將其轉(zhuǎn)換成FPGA的配置文件，最終通過配置FPGA來實現(xiàn)數(shù)字電路。

I

IC(Integrated Ciruit)：集成電路，IC是指采用一定的工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)。

IP(Intelligent Property)：知識產(chǎn)權(quán)，是指已驗證的、可以重復(fù)使用的具有某種確切功能的集成電路設(shè)計模塊。IP分為軟核、硬核以及固核。軟IP是用Verilog/VHDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實現(xiàn)這些功能。固IP是完成了綜合的功能塊。硬IP提供設(shè)計的最終階段產(chǎn)品——掩膜。

軟核(Soft IP?Core)：?軟核在EDA設(shè)計領(lǐng)域指的是綜合之前的寄存器傳輸級（RTL）模型；具體在FPGA設(shè)計中指的是對電路的硬件語言描述，包括邏輯描述、網(wǎng)表和幫助文檔等。軟核只經(jīng)過功能仿真，需要經(jīng)過綜合以及布局布線才能使用。其優(yōu)點是靈活性高、可移植性強，允許用戶自配置；缺點是對模塊的預(yù)測性較低，在后續(xù)設(shè)計中存在發(fā)生錯誤的可能性，有一定的設(shè)計風(fēng)險。???IP軟核通常是用HDL文本形式提交給用戶，它經(jīng)過RTL級設(shè)計優(yōu)化和功能驗證，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級設(shè)計網(wǎng)表，并可以進行后續(xù)的結(jié)構(gòu)設(shè)計，具有很大的靈活性，借助于EDA綜合工具可以很容易地與其他外部邏輯電路合成一體，根據(jù)各種不同半導(dǎo)體工藝，設(shè)計成具有不同性能的器件。軟IP內(nèi)核也稱為虛擬組件（VC-Virtual Component）。
硬核(Hard IP Core)：?硬核在EDA設(shè)計領(lǐng)域指經(jīng)過驗證的設(shè)計版圖；具體在FPGA設(shè)計中指布局和工藝固定、經(jīng)過前端和后端驗證的設(shè)計，設(shè)計人員不能對其修改。不能修改的原因有兩個：首先是系統(tǒng)設(shè)計對各個模塊的時序要求很嚴格，不允許打亂已有的物理版圖；其次是保護知識產(chǎn)權(quán)的要求，不允許設(shè)計人員對其有任何改動。IP硬核的不許修改特點使其復(fù)用有一定的困難，因此只能用于某些特定應(yīng)用，使用范圍較窄。IP硬核是基于半導(dǎo)體工藝的物理設(shè)計，已有固定的拓撲布局和具體工藝，并已經(jīng)過工藝驗證，具有可保證的性能。其提供給用戶的形式是電路物理結(jié)構(gòu)掩模版圖和全套工藝文件，是可以拿來就用的全套技術(shù)。
固核(Firm IP Core)：固核在EDA設(shè)計領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表；具體在FPGA設(shè)計中可以看做帶有布局規(guī)劃的軟核，通常以RTL代碼和對應(yīng)具體工藝網(wǎng)表的混合形式提供。將RTL描述結(jié)合具體標準單元庫進行綜合優(yōu)化設(shè)計，形成門級網(wǎng)表，再通過布局布線工具即可使用。和軟核相比，固核的設(shè)計靈活性稍差，但在可靠性上有較大提高。?IP固核的設(shè)計程度則是介于軟核和硬核之間，除了完成軟核所有的設(shè)計外，還完成了門級電路綜合和時序仿真等設(shè)計環(huán)節(jié)。一般以門級電路網(wǎng)表的形式提供給用戶。

使用IP可以幫助設(shè)計人員縮短產(chǎn)品開發(fā)時間、降低開發(fā)成本和降低風(fēng)險，已成為現(xiàn)代集成電路設(shè)計的重要組成部分。

J

JTAG(Joint Test Action Group)：聯(lián)合測試工作組，是一種國際標準測試協(xié)議（IEEE?1149.1兼容），主要用于芯片內(nèi)部測試。JTAG接口可以用于在電路板上測試和診斷集成電路，讀取和編程Flash存儲器、EEPROM、FPGA等器件，以及進行硬件調(diào)試等。JTAG標準由Joint Test Action Group（聯(lián)合測試動作組）制定，是一組定義了硬件測試的接口和操作的標準。該標準定義了一個特定的硬件接口，用于測試和調(diào)試集成電路和PCB板上的電子設(shè)備。JTAG接口是一種基于掃描鏈（Scan Chain）的測試方法，通過串聯(lián)的寄存器實現(xiàn)信號的移位和存儲，從而實現(xiàn)對電路中寄存器的掃描和測試。在PCB板級設(shè)計中，JTAG接口常用于測試電路板的連通性和功能，以及進行板上設(shè)備的編程和調(diào)試。JTAG接口通常被認為是一個標準接口，可用于各種類型的集成電路和電子設(shè)備。

L

LVS(Layout Vs. Schematic)：邏輯圖網(wǎng)表和版圖網(wǎng)表比較，是指利用EDA工具比較版圖和原理圖在晶體管級的連接是否正確，并用報告的形式列出其差異。P19 P37

LUT(Look-up Table)：查找表，是FPGA中常用的基本單元，是一個簡單的存儲器單元，通常由一個或多個SRAM單元或MOSFET管實現(xiàn)。LUT的作用是將輸入信號的所有可能的組合與一個特定的輸出相對應(yīng)。將輸入值與一個預(yù)定義的輸出值進行匹配，具有靈活性高、可編程性強的優(yōu)點。

N

NoC(Network on Chip)：片上網(wǎng)絡(luò)，是SoC的一種新的通信方法，是多核技術(shù)的主要組成部分。對于傳統(tǒng)共享總線通信結(jié)構(gòu)中存在的延遲、通信性能瓶頸以及設(shè)計效率問題，NoC提供了一種新的片上通信結(jié)構(gòu)解決方案，顯著優(yōu)于傳統(tǒng)總線式系統(tǒng)（bus）的性能?；贜oC的SoC中，處理器核之間依靠網(wǎng)絡(luò)和數(shù)據(jù)包交換機制，在一條由其他處理器或IP核構(gòu)成的連接或由路由上玩長城數(shù)據(jù)的交互。P60

P

PBD(platform?based?design)：基于平臺的設(shè)計，（GPT）是一種設(shè)計方法，用于快速開發(fā)基于平臺的硬件和軟件系統(tǒng)。在PBD方法中，使用現(xiàn)有的平臺作為基礎(chǔ)，構(gòu)建新的系統(tǒng)，這些平臺通常包括硬件平臺、軟件平臺和開發(fā)工具平臺。PBD方法的主要目標是提高開發(fā)效率和降低系統(tǒng)開發(fā)成本。

PCB(Printed Circuit Board)：中文名稱為印制電路板，又稱印刷線路板，是重要的電子部件，是電子元器件的支撐體，是電子元器件電氣連接的載體。由于它是采用電子印刷術(shù)制作的，故被稱為“印刷”電路板。

PE(Processing Engine)：處理引擎，是指一種用于高性能計算、圖像處理、數(shù)字信號處理和機器學(xué)習(xí)等應(yīng)用的處理器核心。PE通常是基于向量或矩陣運算的架構(gòu)設(shè)計的，可以實現(xiàn)高效的并行計算和數(shù)據(jù)處理。

PNA(Power Network Analysis)：電源網(wǎng)絡(luò)分析，是指一種用于電源網(wǎng)絡(luò)的分析和優(yōu)化的技術(shù)。

R

Retiming：時序重排、重定時，是一種數(shù)字電路優(yōu)化技術(shù)，通過重新安排數(shù)字電路中寄存器的位置，使得信號在電路中的傳輸路徑長度變短，從而達到優(yōu)化電路時序的目的。通過把觸發(fā)器間延時比較大的組合邏輯的一部分調(diào)整到前一級或后一級，以平衡時序關(guān)系，降低關(guān)鍵路徑延時，提高系統(tǒng)性能。

Retiming技術(shù)的核心思想是將寄存器的位置重新排列，以使得信號路徑長度最短。這樣可以減少信號的傳輸延遲，并優(yōu)化電路的時序性能。在重排寄存器的過程中，保持電路的功能不變，只是改變寄存器的位置和時序關(guān)系。Retiming技術(shù)可以應(yīng)用于數(shù)字電路的各個層次，包括邏輯門級、寄存器傳輸級和模塊級別。通過應(yīng)用Retiming技術(shù)，可以顯著提高數(shù)字電路的時序性能，從而達到更高的工作頻率和更低的功耗。

S

SAD(System Architecture Design)：系統(tǒng)架構(gòu)設(shè)計

SoC(System on Chip)：系統(tǒng)級芯片又稱片上系統(tǒng)，是在單個芯片上集成多個電子系統(tǒng)組件形成系統(tǒng)或產(chǎn)品，通常包括CPU、DSP、數(shù)字電路、模擬電路、存儲器、片上可編程邏輯等多種電路；綜合實現(xiàn)圖像處理、語音處理、通訊協(xié)議、通訊機能、數(shù)據(jù)處理等功能。SoC設(shè)計的目的是將多個獨立的芯片和組件整合到一個小型、高度集成的解決方案中，從而實現(xiàn)更高的性能、更低的功耗和更小的封裝尺寸。SoC按照用途分為專用SoC芯片和通用SoC芯片(P4)。

SI(Signal Integrity)：信號完整性，SI是指一個信號在電路中產(chǎn)生正確的、相應(yīng)的能力。信號具有良好的信號完整性是指，在需要的時間段內(nèi)，該信號具有所必須達到的電壓電平數(shù)值。

STA(Static Timing Analysis)：靜態(tài)時序分析，是一種窮盡分析方法，通過對提取電路中所有路徑上的延遲信息的分析，計算出信號在時序路徑上的延遲，找出違背時序約束的錯誤，如建立時間和保持時間是否滿足要求。靜態(tài)時序分析方法不依賴于激勵，而且可以窮盡所有路徑，運行速度快，占用內(nèi)存少，完全克服了動態(tài)時序驗證的缺陷，是SoC設(shè)計中重要的一個環(huán)節(jié)。P17 P150

T

TLM(Transaction Level Modeling)：事務(wù)級建模，事務(wù)級建模中的事務(wù)指的是模塊之間的數(shù)據(jù)和事件的交互。數(shù)據(jù)可以是一個或多個字，或者是一種數(shù)據(jù)結(jié)構(gòu)，而同步或者中斷等則屬于事件的交互。事務(wù)級建模的核心思想是在一個系統(tǒng)建模的過程中將運算功能和通信功能分開。模塊之間的通信使用函數(shù)調(diào)用的方法來實現(xiàn)。這樣模塊不需要關(guān)注端口定義以及端口時序，從而建模速度更快，最終的仿真程序運行速度也要更快。P69

TSV(Through Silicon Via)：硅通孔技術(shù)，是一項高密度封裝技術(shù)，正在逐漸取代目前工藝比較成熟的引線鍵合技術(shù)，被認為是第四代封裝技術(shù)。TSV技術(shù)通過銅、鎢、多晶硅等導(dǎo)電物質(zhì)的填充，實現(xiàn)硅通孔的垂直電氣互連。硅通孔技術(shù)可以通過垂直互連減小互聯(lián)長度，減小信號延遲，降低電容/電感，實現(xiàn)芯片間的低功耗，高速通訊，增加寬帶和實現(xiàn)器件集成的小型化。

U

UAV(Unmanned Aerial Vehicle)：無人駕駛飛機簡稱“無人機”，是利用無線電遙控設(shè)備和自備的程序控制裝置操縱的不載人飛機，或者由車載計算機完全地或間歇地自主地操作。

UWB(Ultra Wide Band，UWB)：超寬帶，技術(shù)是一種無線載波通信技術(shù)，它不采用正弦載波，而是利用納秒級的非正弦波窄脈沖傳輸數(shù)據(jù)，因此其所占的頻譜范圍很寬。 UWB技術(shù)具有系統(tǒng)復(fù)雜度低，發(fā)射信號功率譜密度低，對信道衰落不敏感，截獲能力低，定位精度高等優(yōu)點，尤其適用于室內(nèi)等密集多徑場所的高速無線接入。 UWB實質(zhì)上是以占空比很低的沖擊脈沖作為信息載體的無載波擴譜技術(shù)，它是通過對具有很陡上升和下降時間的沖擊脈沖進行直接調(diào)制。文章來源地址http://www.zghlxwxcb.cn/news/detail-600373.html

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