7系列FPGA擁有多種時(shí)鐘路由資源，以支持各種時(shí)鐘方案和需求，包括高扇出、短傳播延遲以及極低的偏斜。為了最佳地利用時(shí)鐘路由資源，需要了解如何將用戶時(shí)鐘從PCB傳遞到FPGA，確定哪種時(shí)鐘路由資源最優(yōu)，然后通過利用適當(dāng)?shù)腎/O和時(shí)鐘緩沖器來訪問這些時(shí)鐘路由資源。

一、時(shí)鐘緩沖

7系列FPGA具有豐富的時(shí)鐘資源。各種緩沖器類型、時(shí)鐘輸入引腳和時(shí)鐘連接性可以滿足許多不同的應(yīng)用需求。選擇適當(dāng)?shù)臅r(shí)鐘資源可以改善布線能力、性能以及FPGA的整體資源利用率。

1、BUFG
在以下情況下最適合使用：
? 設(shè)計(jì)或設(shè)計(jì)的部分在設(shè)備的較大區(qū)域內(nèi)具有全局范圍，且功能的本地化不可能實(shí)現(xiàn)。
? 硬件功能塊，如塊RAM、DSP或跨多個(gè)時(shí)鐘區(qū)域的集成IP，需要級(jí)聯(lián)，或需要連接到附近沒有的CLB。
? 通過同步（無抖動(dòng)）或異步切換時(shí)鐘，應(yīng)用程序能夠切換到停止的時(shí)鐘或選擇具有不同頻率的時(shí)鐘（例如，用于降低功耗）。
? 可以使用時(shí)鐘使能（CE）功能在非工作期間降低功耗。然而，在大多數(shù)情況下，由于時(shí)序（CE延遲）限制，不應(yīng)使用CE功能來模擬時(shí)鐘元件上的真正CE邏輯功能。

2、BUFR和BUFIO
BUFR和BUFIO組合的主要目的是支持源同步接口。
當(dāng)接口被放置在一個(gè)單一區(qū)域內(nèi)時(shí)，BUFIO對(duì)SelectIO的高速側(cè)進(jìn)行時(shí)鐘驅(qū)動(dòng)，而BUFR則對(duì)反序列化/序列化側(cè)以較低速度進(jìn)行時(shí)鐘驅(qū)動(dòng)，將其送入FPGA邏輯，提供時(shí)鐘域轉(zhuǎn)移功能。

3、BUFMR（BUFMRCE）
對(duì)于需要比單個(gè)時(shí)鐘區(qū)域/bank中可用邏輯和(或)I/O更多的接口，BUFMR（BUFMRCE）用于將時(shí)鐘域轉(zhuǎn)移功能擴(kuò)展到上方和下方的時(shí)鐘區(qū)域。

4、BUFR
某些需要與時(shí)源同步I/O用例無關(guān)的分割時(shí)鐘的應(yīng)用類型，可以使用BUFR作為簡(jiǎn)單的時(shí)鐘分頻器，當(dāng)無法使用MMCM/PLL或它不適用于頻率分頻功能時(shí)。在這種情況下，必須特別注意時(shí)序和偏斜，因?yàn)檫@不是BUFR的主要用途。

5、BUFH（BUFHCE）
水平時(shí)鐘緩沖器BUFH（BUFHCE）嚴(yán)格來說是一種區(qū)域性資源，不能跨越上方或下方的時(shí)鐘區(qū)域。與BUFR不同，BUFH沒有時(shí)鐘分頻的能力。
? BUFH類似于全局時(shí)鐘資源，但僅在跨越兩個(gè)水平區(qū)域的區(qū)域基礎(chǔ)上。
? BUFH具有作為MMCM/PLL反饋的能力，并且可以補(bǔ)償時(shí)鐘插入延遲。
? 當(dāng)接口或邏輯云可以定位到一個(gè)時(shí)鐘區(qū)域或兩個(gè)水平相鄰的時(shí)鐘區(qū)域時(shí)，BUFH是首選的時(shí)鐘資源。
? BUFH還具有一個(gè)時(shí)鐘使能引腳（BUFHCE），可用于在邏輯或接口及其相關(guān)邏輯不活動(dòng)時(shí)降低動(dòng)態(tài)功耗。
? 時(shí)鐘使能功能可以在每個(gè)時(shí)鐘周期的基礎(chǔ)上提供門控時(shí)鐘。
? 與全局時(shí)鐘樹類似，BUFH也可以連接到CLB中的非時(shí)鐘資源（使能/復(fù)位），但具有更好的偏斜特性。
? BUFH也可以用于時(shí)鐘區(qū)域內(nèi)時(shí)鐘元件的同步啟動(dòng)。

二、帶時(shí)鐘功能的輸入

外部用戶時(shí)鐘通過稱為帶時(shí)鐘功能（CC）輸入的差分時(shí)鐘引腳對(duì)引入FPGA。帶時(shí)鐘功能的輸入提供專用的高速訪問到內(nèi)部全局和區(qū)域時(shí)鐘資源。帶時(shí)鐘功能的輸入使用專用路由，并且必須用于時(shí)鐘輸入，以保證各種時(shí)鐘特性的時(shí)序。具有本地互連的通用I/O不應(yīng)用于時(shí)鐘信號(hào)。
每個(gè)I/O bank位于單個(gè)時(shí)鐘區(qū)域內(nèi)，并包含50個(gè)I/O引腳。在每個(gè)I/O列的每個(gè)I/O bank中的50個(gè)I/O引腳中，有四個(gè)帶時(shí)鐘功能的輸入引腳對(duì)（總共八個(gè)引腳）。每個(gè)帶時(shí)鐘功能的輸入：
? 可以連接到PCB上的差分或單端時(shí)鐘
? 可以配置為任何I/O標(biāo)準(zhǔn)，包括差分I/O標(biāo)準(zhǔn)
? 具有P側(cè)（主）和N側(cè)（從）
帶時(shí)鐘功能的輸入在每個(gè)I/O bank中組織為2個(gè)MRCC和2個(gè)SRCC對(duì)。

1、SRCC
可以訪問單個(gè)時(shí)鐘區(qū)域以及全局時(shí)鐘樹，以及同一列中上方和下方的其他CMT。
可以驅(qū)動(dòng)：
? 同一時(shí)鐘區(qū)域內(nèi)的區(qū)域時(shí)鐘線（BUFR、BUFH、BUFIO）
? 同一時(shí)鐘區(qū)域和相鄰時(shí)鐘區(qū)域中的CMT。
? 設(shè)備同一頂部/底部半部分的全局時(shí)鐘線（BUFG）。

2、MRCC
可以訪問多個(gè)時(shí)鐘區(qū)域和全局時(shí)鐘樹。MRCC的功能與SRCC相同，并且還可以驅(qū)動(dòng)多時(shí)鐘區(qū)域緩沖器（BUFMR），以訪問最多三個(gè)時(shí)鐘區(qū)域。
如果帶時(shí)鐘功能的輸入不用作時(shí)鐘，則可以用作常規(guī)I/O。用作常規(guī)I/O時(shí)，帶時(shí)鐘功能的輸入引腳可以配置為任何單端或差分I/O標(biāo)準(zhǔn)。
帶時(shí)鐘功能的輸入可以連接到同一時(shí)鐘區(qū)域中的CMT，以及上方和下方時(shí)鐘區(qū)域中的CMT，但有一些限制。

3、單個(gè)時(shí)鐘驅(qū)動(dòng)單個(gè)CMT
當(dāng)一個(gè)時(shí)鐘輸入驅(qū)動(dòng)單個(gè)CMT時(shí)，帶時(shí)鐘功能的輸入和CMT（MMCM/PLL）必須位于同一時(shí)鐘區(qū)域。

4、單個(gè)時(shí)鐘驅(qū)動(dòng)多個(gè)CMT
單個(gè)時(shí)鐘輸入可以驅(qū)動(dòng)同一列中的其他CMT。在這種情況下，MMCM/PLL必須放置在與帶時(shí)鐘功能的輸入相同的時(shí)鐘區(qū)域中。將額外的CMT放置在相鄰區(qū)域是更優(yōu)的選擇，但同一列中距離超過一個(gè)CMT的CMT也可以被驅(qū)動(dòng)。要使這種配置能夠自動(dòng)放置而無需CLOCK_DEDICATED_ROUTE約束，CMT中使用的資源必須相同。如果需要混合使用MMCMs/PLLs，則它們應(yīng)首先放置在同一CMT中。
如果必須從不在同一時(shí)鐘區(qū)域的帶時(shí)鐘功能的輸入驅(qū)動(dòng)CMT，并且與帶時(shí)鐘功能的輸入相同的時(shí)鐘區(qū)域中沒有MMCM/PLL，則必須設(shè)置屬性CLOCK_DEDICATED_ROUTE = BACKBONE。在這種情況下，MMCM或PLL不會(huì)將輸出正確對(duì)齊到輸入時(shí)鐘。
用于驅(qū)動(dòng)同一列中CMT的專用資源有限。一些Xilinx IP使用這些資源，因此它們無法用于其他設(shè)計(jì)用途，從而導(dǎo)致設(shè)計(jì)無法布線。如果到其他時(shí)鐘區(qū)域的專用路由不可用，將CLOCK_DEDICATED_ROUTE設(shè)置為FALSE允許使用本地互聯(lián)邏輯，盡管這會(huì)導(dǎo)致更長(zhǎng)且無法補(bǔ)償?shù)难舆t。

三、全局時(shí)鐘資源

是專門為FPGA中各種資源的所有時(shí)鐘輸入而設(shè)計(jì)的一個(gè)互聯(lián)網(wǎng)絡(luò)。這些網(wǎng)絡(luò)被設(shè)計(jì)成具有低偏斜、低占空比失真、低功耗以及改進(jìn)的抖動(dòng)容忍度。它們還支持非常高頻率的信號(hào)。
理解全局時(shí)鐘的信號(hào)路徑有助于深入了解各種全局時(shí)鐘資源。全局時(shí)鐘資源和網(wǎng)絡(luò)由以下路徑和組件組成：

1、 時(shí)鐘樹和網(wǎng)絡(luò)（Clock Tree and Nets） - GCLK
時(shí)鐘樹是一個(gè)層次化的結(jié)構(gòu)，它確保時(shí)鐘信號(hào)能夠以最小的延遲和偏斜到達(dá)FPGA中的所有邏輯單元。
7系列FPGA的時(shí)鐘樹被設(shè)計(jì)為具有低偏斜和低功耗的操作。任何未使用的分支都會(huì)被斷開。時(shí)鐘樹也可以用來驅(qū)動(dòng)邏輯資源，如復(fù)位或時(shí)鐘使能。這主要用于高扇出/負(fù)載網(wǎng)絡(luò)。
全局時(shí)鐘線的引腳訪問并不局限于邏輯資源的時(shí)鐘引腳。全局時(shí)鐘線可以驅(qū)動(dòng)CLB中的其他引腳（除了CLK引腳），例如控制引腳SR和CE。需要非?？焖俚男盘?hào)連接和大負(fù)載/扇出的應(yīng)用可以從這種架構(gòu)中受益。

2、時(shí)鐘區(qū)域
7系列設(shè)備通過使用時(shí)鐘區(qū)域來改進(jìn)時(shí)鐘分布。每個(gè)時(shí)鐘區(qū)域最多可以有12個(gè)全局時(shí)鐘域。這12個(gè)全局時(shí)鐘可以由單片設(shè)備或SLR中可用的32個(gè)全局時(shí)鐘緩沖器的任何組合來驅(qū)動(dòng)。時(shí)鐘區(qū)域的尺寸固定為50個(gè)CLB高（50個(gè)IOB），并跨越芯片的左側(cè)或右側(cè)。在7系列設(shè)備中，時(shí)鐘主干將設(shè)備分為左側(cè)或右側(cè)。主干并不位于芯片的中央。通過固定時(shí)鐘區(qū)域的尺寸，較大的7系列設(shè)備可以有更多的時(shí)鐘區(qū)域。7系列FPGA提供從1到24個(gè)時(shí)鐘區(qū)域。

3、全局時(shí)鐘緩沖器
在7系列設(shè)備中，最多有32個(gè)全局時(shí)鐘緩沖器。一個(gè)CCIO輸入可以直接連接到設(shè)備同一半部分中的任何全局時(shí)鐘緩沖器。每個(gè)差分時(shí)鐘引腳對(duì)可以連接到PCB上的差分或單端時(shí)鐘。當(dāng)用作差分時(shí)鐘輸入時(shí)，直接連接來自差分輸入引腳對(duì)的P側(cè)。當(dāng)用作單端時(shí)鐘輸入時(shí)，必須使用引腳對(duì)的P側(cè)，因?yàn)閮H在此引腳上存在直接連接。
單端時(shí)鐘輸入必須分配給帶時(shí)鐘功能輸入引腳對(duì)的P側(cè)（主側(cè)）。
如果單端時(shí)鐘連接到差分時(shí)鐘引腳對(duì)的P側(cè)，N側(cè)不能用作另一個(gè)單端時(shí)鐘引腳——它只能用作用戶I/O。
設(shè)備上半部分的CMT（時(shí)鐘管理瓷磚）只能驅(qū)動(dòng)設(shè)備上半部分的BUFG（全局時(shí)鐘緩沖器），而設(shè)備下半部分的CMT只能驅(qū)動(dòng)下半部分的BUFG。類似地，只有設(shè)備同一半部分的BUFG才能用作同一半部分設(shè)備中CMT的反饋。千兆收發(fā)器（GTs）只能直接連接到MMCMs/PLLs，當(dāng)CMT列擴(kuò)展到也包含完整列的GTs和I/O的區(qū)域時(shí)。
全局時(shí)鐘緩沖器允許各種時(shí)鐘/信號(hào)源訪問全局時(shí)鐘樹和網(wǎng)絡(luò)。全局時(shí)鐘緩沖器的可能輸入源包括：
? 時(shí)鐘功能輸入
? CMT，包括混合模式時(shí)鐘管理器（每個(gè)CMT一個(gè)MMCM和一個(gè)PLL），驅(qū)動(dòng)設(shè)備同一半部分的BUFG（全局時(shí)鐘緩沖器）
? BUFG
? 通用互聯(lián)
? BUFR
? 千兆收發(fā)器
7系列FPGA的時(shí)鐘功能輸入可以通過時(shí)鐘主干列中存在的垂直時(shí)鐘網(wǎng)絡(luò)間接驅(qū)動(dòng)全局時(shí)鐘緩沖器。32個(gè)BUFG被組織成兩組，每組16個(gè)BUFG，分別位于設(shè)備的頂部和底部。任何直接連接到BUFG的資源（例如GTX收發(fā)器）都有頂部/底部的限制。例如，頂部的每個(gè)MMCM只能驅(qū)動(dòng)位于該頂部區(qū)域的16個(gè)BUFG。同樣，底部的MMCM驅(qū)動(dòng)底部的16個(gè)BUFG。
所有全局時(shí)鐘緩沖器都可以驅(qū)動(dòng)7系列設(shè)備中的所有時(shí)鐘區(qū)域。但是，單個(gè)時(shí)鐘區(qū)域中只能驅(qū)動(dòng)12個(gè)不同的時(shí)鐘。時(shí)鐘區(qū)域（50個(gè)CLB）是時(shí)鐘樹的一個(gè)分支，由25行CLB向上和25行CLB向下組成。時(shí)鐘區(qū)域跨越設(shè)備的一半。
時(shí)鐘緩沖器被設(shè)計(jì)為同步或異步的無故障2:1多路復(fù)用器，具有兩個(gè)時(shí)鐘輸入。存在一條專用路徑（路由資源）用于BUFG級(jí)聯(lián)，以允許選擇兩個(gè)以上的時(shí)鐘輸入。7系列FPGA的控制引腳提供了廣泛的功能和強(qiáng)大的輸入切換。
在7系列FPGA的時(shí)鐘架構(gòu)中，BUFGCTRL多路復(fù)用器及其所有派生器件可以在設(shè)備的上半部和下半部每組16個(gè)時(shí)鐘緩沖器內(nèi)與相鄰的時(shí)鐘緩沖器進(jìn)行級(jí)聯(lián)，從而在上半部有效地形成一個(gè)由16個(gè)BUFGMUX（BUFGCTRL多路復(fù)用器）組成的環(huán)，在下半部形成另一個(gè)由16個(gè)BUFGMUX組成的環(huán)。圖2-2展示了BUFG級(jí)聯(lián)的簡(jiǎn)化示意圖。
文章來源地址http://www.zghlxwxcb.cn/news/detail-855382.html

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