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【Xilinx FPGA】DDR3 MIG 時(shí)鐘管腳分配

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之前在驗(yàn)證 FPGA 板卡的芯片管腳時(shí),所用的測試工程使用內(nèi)部 PLL 生成的時(shí)鐘作為 DDR3 的參考時(shí)鐘。后來嘗試將參考時(shí)鐘改為外部 100M 晶振時(shí)鐘,發(fā)現(xiàn) MIG IP 配置工具找不到相應(yīng)管腳,于是學(xué)習(xí)并梳理了?Xilinx DDR3 MIG IP 時(shí)鐘管腳的分配規(guī)則,在這里做個(gè)記錄。

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目錄

1 MIG 時(shí)鐘輸入

2 時(shí)鐘管腳分配規(guī)則


1 MIG 時(shí)鐘輸入

? ? ? ? 《ug586_7Series_MIS_v4.2》手冊給出了 Xilinx DDR3 MIG 控制器 IP 內(nèi)部時(shí)鐘網(wǎng)絡(luò),如下圖所示??梢钥吹?MIG IP 有 2 個(gè)時(shí)鐘輸入,分別是 CLKREF?和 SYSCK.

【Xilinx FPGA】DDR3 MIG 時(shí)鐘管腳分配,Xilinx FPGA 開發(fā),fpga開發(fā)

? ? ? ? REFCLK 頻率為 200MHz,輸入到 MIG IP 內(nèi)部的 MMCM,然后選擇 200M/300M/400MHz 中的一個(gè)時(shí)鐘給 IDELAYCTRL. 而 SYSCKP/SYSCKN 先連接到 IBUFGDS,IBUFGDS 的輸出再連接到內(nèi)部 PLL 的 CLKIN 端口。

? ? ? ? 《ug586_7Series_MIS_v4.2》手冊中關(guān)于 System Clock 配置的描述如下。?

· System Clock - This option selects the clock type(Signle-Ended, Differential or No Buffer) for tye sys_clk signal pair. When the No Buffer option is selected, IBUF primitives are not instantiated in RTL code and pins are not allocated for the system clock.

If the designs generated from MIG tool for the No Buffer option are implemented without performing changes, designs can fail in implementation due to IBUFs not instantiated for the sys_clk_i signal. So for No Buffer scenarios, sys_clk_i signal needs to be connected to an internal clock.

? ? ? ? System Clock 配置可以選擇 Single-Ended, Differential?或者?No Buffer. 如果選擇 No Buffer, 工具將不會插入?IBUF,并且不會分配相應(yīng)的管腳。?因此選擇?No Buffer 選項(xiàng)表示 sys_clk_i 信號連接到內(nèi)部時(shí)鐘。

? ? ? ?板卡的外部晶振時(shí)鐘是單端信號,因此在 MIG IP 用戶配置界面,System Clock 選擇 Single-Ended,在后續(xù)配置界面中可以看到出現(xiàn)了 sys_clk_i 管腳位置約束的設(shè)置項(xiàng)。

【Xilinx FPGA】DDR3 MIG 時(shí)鐘管腳分配,Xilinx FPGA 開發(fā),fpga開發(fā)

【Xilinx FPGA】DDR3 MIG 時(shí)鐘管腳分配,Xilinx FPGA 開發(fā),fpga開發(fā)

2 時(shí)鐘管腳分配規(guī)則

? ? ? ? ug586_7Series_MIS_v4.2 手冊建議將 System Clock 輸入管腳分配在 MIG 內(nèi)部 PLL 所在的 bank 中,如果內(nèi)存接口數(shù)據(jù)信號占用了一個(gè) bank 的全部位置,沒有額外的位置用作時(shí)鐘輸入,這時(shí) PLL 的時(shí)鐘輸入來源可以是鄰近的 bank.

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? ? ? ? 同時(shí) MIG IP 工具會對 FPGA 管腳進(jìn)行檢查, System clock 管腳的檢查規(guī)則是:sys_clk 輸入管腳是否和內(nèi)存接口在同一個(gè) banks column 中,并且是器件的時(shí)鐘專用管腳。

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? ? ? ? 在測試工程中,由于板卡 ddr3_dq 管腳分配在 Bank 16,sys_clk_i?只能選 Bank14 或 Bank15. 外部晶振時(shí)鐘所在的 IO Bank 不是?Bank 14/15,MIG IP 無法使用外部參考時(shí)鐘,因此只能使用內(nèi)部 PLL 時(shí)鐘作為參考時(shí)鐘。

【Xilinx FPGA】DDR3 MIG 時(shí)鐘管腳分配,Xilinx FPGA 開發(fā),fpga開發(fā)文章來源地址http://www.zghlxwxcb.cn/news/detail-740553.html

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