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ZYNQ7100板級系統(tǒng)硬件實戰(zhàn)01_嗶哩嗶哩_bilibili
FPGA- ZYNQ7100板級原理圖硬件實戰(zhàn)
1、基于XC7Z100-2FFG900的FPGA硬件實戰(zhàn)框圖
板卡主要由ZYNQ7100主芯片，6片DDR3，1片eMMC，2個QSPI FLASH和一些外設(shè)接口組成。ZYNQ7100 采用Xilinx公司的Zynq7000系列的芯片，Xilinx ARM + FPGA芯片型號為XC7Z100-2FFG900。ZYNQ710 芯片可分成處理器系統(tǒng)部分Processor System（PS）和可編程邏輯部分Programmable Logic（PL）。
在ZYNQ7100芯片的PS端掛了2片DDR3， PL端掛了4片DDR3，每片DDR3容量高達(dá)512M字節(jié)，使得ARM系統(tǒng)和FPGA系統(tǒng)能獨立處理和存儲的數(shù)據(jù)的功能。PS端的8GB eMMC FLASH 存儲芯片和2片256Mb的QSPI FLASH 用來靜態(tài)存儲ZYNQ的操作系統(tǒng)、文件系統(tǒng)及用戶數(shù)據(jù)。
豐富的外圍接口，其中包含1個PCIex8 接口、1路千兆以太網(wǎng)接口、1路USB 2.0 OTG接口、1路UART串口接口、1路SD卡接口、1個FMC HPC擴(kuò)展接口，2路SMA接口，和一些按鍵LED。
適用于高速數(shù)據(jù)傳輸交換、數(shù)據(jù)處理存儲、視頻傳輸處理、 以太網(wǎng)通信、以及工業(yè)控制等。
1.1功能和接口
1.2、時鐘框圖
板卡上分別為PS系統(tǒng)和PL邏輯部分提供了單端有源時鐘，使PS系統(tǒng)和PL邏輯可以單獨工作。另外板上有一個可編程的時鐘芯片SI5338P為高速收發(fā)器GTX提供差分時鐘源。
一般使用的zynq的PL端時鐘為50MHz;ps時鐘為33.33MHz；
???????1.3、復(fù)位框圖
???????1.4、電源框圖（S7課詳解）
2、模塊化電路設(shè)計
2.1、ZYNQ電路
2.2、時鐘電路（參考19課）
板卡上分別為PS系統(tǒng)和PL邏輯部分提供了單端有源時鐘，使PS系統(tǒng)和PL邏輯可以單獨工作。另外板上有一個可編程的時鐘芯片SI5338P為高速收發(fā)器GTX提供差分時鐘源。
2.3、復(fù)位按鍵（參考20課）
板卡上有1個復(fù)位按鍵RESET和1個用戶按鍵。復(fù)位信號連接到ZYNQ芯片PS復(fù)位管腳上，用戶可以使用這個復(fù)位按鍵來復(fù)位ZYNQ系統(tǒng)，1個用戶按鍵是連接到PL的IO上。復(fù)位按鍵和用戶按鍵都是低電平有效，復(fù)位按鍵和用戶按鍵的連接示意圖如下圖所示：
2.4、JTAG接口（參考31課）
USB下載器連接PC和JTAG接口進(jìn)行FPGA的調(diào)試JTAG線插拔的時候注意不要熱插拔。
2.5、QSPI Flash（參考22課）
2.6、eMMC Flash（參考27課）
2.7、DDR3（參考23課）
2.8、USB轉(zhuǎn)串口（參考7課）
2.9、千兆以太網(wǎng)接口（參考2課）
2.10、USB 2.0 OTG接口（參考37課）
2.11、pcie金手指（參考47課）
2.12、溫度傳感器 （參考11課）
2.13、SD卡槽（參考8課）
2.14、FMC連接器（參考56課）
2.15、風(fēng)扇（參考12課）
2.16、LED燈（參考42課）
2.17、SMA接口
2.18、電源接口
3、基于ZYNQ的FPGA硬件設(shè)計注意事項(★)
3.1、FPGA中Config0的相關(guān)管腳設(shè)置
? ?3.1.1、相關(guān)管腳
| CFGBVS_0 |
VCCO_0電壓為3.3V/2.5V時，CFGBVS為高電平，即接到VCCO_0； VCCO_0電壓為1.8V/1.5V時，CFGBVS為低電平，即接到GND。 |
| PROGRAM_B_0 |
低電平有效復(fù)位配置邏輯。當(dāng)PROGRAM_B脈沖為低電平時，F(xiàn)PGA配置被清零并啟動新的配置序列。 在下降沿啟動配置復(fù)位，并且配置（即編程）序列在隨后的上升沿開始。為了確保輸入穩(wěn)定的高電平，需要外部連接一個≤4.7kΩ的電阻到VCCO_0。 |
| INIT_B_0 |
配置存儲器的初始化（低電平有效）； 當(dāng)FPGA處于配置復(fù)位狀態(tài)，F(xiàn)PGA正在初始化（清除）其配置存儲器時，或者當(dāng)FPGA檢測到配置錯誤時，F(xiàn)PGA將此引腳驅(qū)動為低電平。完成FPGA初始化過程后，INIT_B釋放到高阻態(tài)，此時外部電阻預(yù)計將INIT_B拉高。 在上電期間，INIT_B可以在外部保持低電平，以在初始化過程結(jié)束時停止上電配置序列。 當(dāng)初始化過程后在INIT_B輸入檢測到高電平時，F(xiàn)PGA繼續(xù)執(zhí)行M [2：0]引腳設(shè)置所指示的配置序列的其余部分。 將INIT_B連接至一個≤4.7kΩ的上拉電阻至VCCO_0，以確保從低到高的轉(zhuǎn)換。 |
| DONE_0文章來源：http://www.zghlxwxcb.cn/news/detail-838528.html |
DONE表示配置成功完成（高電平有效）作為輸出，這個引腳說明配置過程已經(jīng)完成；作為輸入，配置為低電平可以延遲啟動。文章來源地址http://www.zghlxwxcb.cn/news/detail-838528.html |
? ?3.1.2、VCCADC_0、GNDADC_0? (XADC模塊)
? ?3.1.3、TCK_0、TDI_0、TDO_0、TMS_0? (JTAG)
3.2、BOOT配置---撥碼開關(guān)配置
3.3、FPGA與外設(shè)電平匹配（★）
3.4、FPGA中HP的DCI功能（★）
3.5、FPGA 的高速M(fèi)GTx電路設(shè)計注意點
? ?3.5.1、MGTAVCC的電平
? ?3.5.2、端接校準(zhǔn)電阻
? ?3.5.3、AC耦合電容
詳細(xì)內(nèi)容參考視頻講解
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