平時在FPGA群聊等積累的FPGA知識點，第六期：
1 萬兆網(wǎng)接口，發(fā)三十萬包，會出現(xiàn)掉幾包的情況，為什么？
原因：沒做時鐘約束，萬兆網(wǎng)接口的實現(xiàn)，本質(zhì)上都是高速serdes，用IP的話，IP會自帶約束。
2 GT ip會輸出一個rx clk 和tx clk，這倆都是恢復(fù)出來的主時鐘，需要手動加create_clock嗎？
解釋：如果是7系列FPGA就要約束，之后的就不用。
3 vivado閃退后就打不開工程了，如何處理？
解釋：上次閃退的時候破壞了run文件夾里的內(nèi)容，把這個文件夾刪除了之后就可以正常打開了，這個run文件夾指的是項目目錄的一級子目錄，名字是“項目名.runs”
4 ROM/RAM IP核生成例化后，如果只把硬盤中coe文件替換掉，沒有重新生成IP核，新的coe文件會生效嗎？
解釋：不會。coe, mif,ver這類文件都像中間產(chǎn)物，僅替換的話在仿真層面是可以的，但生成的bit文件是沒有更新的。免重新編譯不能用僅替換coe文件的方式，可以用的方式是：完成初始設(shè)計、綜合和實現(xiàn)，但不生成bit，打開布線后的dcp文件，找到想修改的ROM/RAM IP核，在properties界面直接修改初始化文件（原語），保存后就可以了。之后在生成bit文件就是更新后的coe內(nèi)容了。
5 vivado 2018.2支持ML（Vivado ML Edition）嗎？
解釋：不支持。應(yīng)該是2021年之后的版本開始支持的，看到有2022.2版。
6 set_property BLOCK_SYNTH.STRATEGY {ALTERNATE_ROUTABILITY} {get_cells usbEngine} 用了這個設(shè)置后，這個子模塊需要進行單獨綜合嗎？還是在整個工程一起綜合的時候，有了這個屬性設(shè)置，這個子模塊單獨使用這個策略綜合，其他模塊是全局默認策略？
解釋：ug901文檔中講：The Block-Level Synthesis flow (BLOCK_SYNTH) uses a property that lets you use certain global settings and strategies on specific levels of hierarchy in a top-down flow that is differs from the top level of the full design.
塊級別的綜合過程（Block_SYNTH）使用一個特性，該特性允許您在自上而下的綜合過程中的特定層次級別上使用某些全局設(shè)置和策略，該綜合過程不同于完整設(shè)計的頂層。
7 設(shè)置的set_clock_groups命令也用的get_clocks，為什么綜合后報告No valid objects found –group？
解釋：檢查一下get_clocks有沒有返回對象。
8 設(shè)計用到8個pll,時序分析的時候，7個pll在slr1上，timing都收斂，另外一個pll跑到slr2上，結(jié)果不收斂。解決的方法？
解釋：第一，pll的位置跟它的輸入時鐘位置相關(guān)，如果它的輸入時鐘就在slr2，那就沒有辦法把它放到slr1，即使用loc約束也無效
第二，確認可以改，可以用set_property loc這種可以指定位置的方法
第三，確認可以改，可以畫pblock,在slr1上畫一個pblock，把8個pll都assign到里面去。
9 較早知道時序違例情況的方法有嗎？
解釋：綜合后就分析，如果建立時間違約且比較大（WNS<0.3ns），后面就先別跑了，先解決時序問題。文章來源：http://www.zghlxwxcb.cn/news/detail-830236.html
10 vivado中qor_assessment的分數(shù)怎么用？
解釋：在綜合后，看qor_assessment報告，給出的分數(shù)，3是及格分，5是最高分，如果分數(shù)是3，不建議往下走，有概率不收斂了，最好是得分到4或5。
文章來源地址http://www.zghlxwxcb.cn/news/detail-830236.html
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