平時(shí)在FPGA群聊等積累的FPGA知識(shí)點(diǎn)，第八期：

21 FFT IP核

有遇到過(guò)FFT IP核測(cè)量頻率不準(zhǔn)確的問(wèn)題嗎？大部分情況下都是準(zhǔn)的，偶爾偏差比較大，IP核輸入的數(shù)據(jù)用matlab計(jì)算出的頻率是對(duì)的。
解釋：可能是采樣點(diǎn)數(shù)不對(duì), 如果采樣率是固定的，那只有點(diǎn)數(shù)會(huì)影響頻率了。IP不會(huì)自動(dòng)處理，要根據(jù)你給的tlast和 ip設(shè)置的一不一致來(lái)看。
變換長(zhǎng)度參數(shù)設(shè)置的2048，如果輸入的數(shù)據(jù)長(zhǎng)度不夠20480，應(yīng)該不會(huì)有輸出數(shù)據(jù)吧？
看IP核說(shuō)tlast信號(hào)是可以不用的啊

22 SERDES IP

跑一個(gè)SERDES IP的參考設(shè)計(jì)的仿真，配置完最后生成的summary中RXUSERCLK是125M。但是仿真出來(lái)的結(jié)果，RXUSERCLK是156.25M，而不是summary中顯示的125M，這是為什么呢？我按照手冊(cè)上說(shuō)的RXUSERCLK = 線速率 / 內(nèi)部數(shù)據(jù)位寬，確實(shí)就是表中的125M。參考設(shè)計(jì)的仿真會(huì)不會(huì)有出錯(cuò)的可性能？
圖片

解釋：可以參考文章：FPGA Xilinx 7系列高速收發(fā)器GTX通信
數(shù)字硬鑒
于 2020-10-30 16:04:00 發(fā)布
原文鏈接：https://blog.csdn.net/qq_40147893/article/details/109380458

23 有直接把FPGA內(nèi)部pll輸出的單端時(shí)鐘直接拉到gt口輸出的嗎

解釋：感覺(jué)是不行，有反過(guò)來(lái)的使用方式，gt口的輸出，作為pll的輸入。如下：MMCM/PLL 的參考時(shí)鐘輸入可以是 IBUFG(CC)即具有時(shí)鐘能力的 IO 輸入、區(qū)域時(shí)鐘 BUFR、全局時(shí)鐘 BUFG、GT 收發(fā)器輸出時(shí)鐘、行時(shí)鐘 BUFH 以及本地布線（不推薦使用本地布線來(lái)驅(qū)動(dòng)時(shí)鐘資源）。
參考文章：Vivado 下 IP核之 PLL實(shí)驗(yàn)
yishuihan-Oliver
已于 2023-06-20 21:31:44 修改
原文鏈接：https://blog.csdn.net/yishuihanq/article/details/130760772

24 qdma驅(qū)動(dòng)是什么？

解釋：使用QDMA的Example工程，該工程可從Github下載，使用的FPGA板卡為浪潮的F37X加速器，運(yùn)行工程目錄下的run.sh執(zhí)行run.tcl即可完成工程的創(chuàng)建和編譯。
qdma驅(qū)動(dòng)是dpdk下高效的驅(qū)動(dòng)之一,主要用于fpga高速板卡數(shù)據(jù)傳輸,驅(qū)動(dòng)采用隊(duì)列(queue)技術(shù)把來(lái)自pcie的數(shù)據(jù)通過(guò)dma,直接寫入預(yù)分配的內(nèi)存塊,然后掛到用戶層隊(duì)列。

25 遇到過(guò)path的源端或者目的端的情況嗎

沒(méi)找到這個(gè)問(wèn)題對(duì)應(yīng)的現(xiàn)象，猜測(cè)應(yīng)該和時(shí)序的報(bào)告或者vivado的警告有關(guān)。

26 mig中ecc使能

請(qǐng)問(wèn)mig中ecc使能后 data mask為啥不能選了，它倆沖突是嗎

解釋：是的?？蚶飳懙?ECC designs ( DDR3 SDRAM, DDR2 SDRAM) will not use Data Mask.
ECC: 數(shù)據(jù)位寬必須是72位以上才能選擇；
Data Mask:數(shù)據(jù)屏蔽
參考文章：【FPGA】XILINX DDR3的MIG IP核的配置
原地打轉(zhuǎn)的瑞哥
已于 2023-10-08 19:46:33 修改
原文鏈接：https://blog.csdn.net/weixin_47730622/article/details/126687598

27 srio問(wèn)題

遇到srio問(wèn)題的話，打ibert也不通怎么弄, ibert不通，調(diào)了參數(shù)還不行。
解釋：這意味著srio也不用調(diào)了，直接硬件有問(wèn)題

28 如果想通過(guò)一個(gè)ila抓兩個(gè)異步信號(hào)，ila時(shí)鐘怎么選呢？

解釋：ila的時(shí)鐘比這2個(gè)信號(hào)的時(shí)鐘高就差不多了，最好是2倍的頻率及以上。想抓兩個(gè)異步信號(hào)，可以把這兩個(gè)信號(hào)同步一下，在抓，寫到一個(gè)ila里就挺好。

29 vivado 2018的bug太多了，加個(gè)ip失敗，工程就變成只讀了

解釋：確實(shí)， 最好不要選從硬盤刪除，容易出以上狀況。

30 vivado2021、 2022對(duì)電腦要求高，尤其是DDR。

解釋：vivado2021，8g破筆記本就用不了。
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到了這里，關(guān)于平時(shí)積累的FPGA知識(shí)點(diǎn)（8）的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！