《EDA技術實用教程（第六版）》學習筆記——第二章

1、專業(yè)名詞英文縮寫

• PLD（Programmable Logic Device）：可編程邏輯器件
• RAM（Random Access Memory）：隨機訪問存儲器
• DRAM（Dynamic Random Access Memory）：動態(tài)隨機訪問存儲器
• SRAM（Static Random Access Memory）：靜態(tài)隨機訪問存儲器
• ROM（Read-Only Memory）：只讀存儲器
• PROM（Programmable Read-Only Memory）：可編程只讀存儲器
• EPROM（Erasable Programmable Read-Only Memory）：紫外線可擦除PROM
• EEPROM （Electrically Erasable Programmable Read-Only Memory）：電可擦除PROM
• PLA（Programmable Logic Array）：可編程邏輯陣列
• PAL（Programmable Array Logic）：可編程陣列邏輯
• GAL（Generic Array Logic）：通用陣列邏輯
• EPLD（Electrically Programmable Logic Device）：可編程邏輯器件
• LAB（logic array block）：邏輯陣列塊
• PIA（programmable interconnect array）：可編程連線陣
• LUT（look up table）：查找表
• LE（logic element或LC：logic cell）：邏輯宏單元

2、 PLD的發(fā)展進程

總的發(fā)展過程為：PROM→PLA→PAL→GAL→CPLD/FPGA→SOPC

• PROM：或陣列可編程，與陣列不可編程
• PLA：或陣列可編程，與陣列可編程
• PAL：或陣列不可編程，與陣列可編程
• GAL：采用了EEPROM工藝，延續(xù)PAL結構，增加了輸出邏輯宏單元OLMC(output logic macro cell)，可配置成多種模式，且具有結構重構性。

3、 PLD的分類

• 按原理分為“與-或”陣列類型和查找表類型
• 按芯片集成度的高低：
  ①簡單PLD：PROM、PLA、PAL、GAL
  ②復雜PLD：CPLD、FPGA
• 按編程工藝分：
  ①熔絲(fuse)型器件：早期的PROM器件。
  ②反熔絲(antifuse)型器件。在編程處通過擊穿漏層使得兩點之間獲得導通。如Actel 公司早期的FPGA器件就采用了此種編程方式。無論是熔絲還是反熔絲結構，都只能編程一次，因而又被合稱為OTP(one time programming)器件，即一次性可編程器件。
  ③EPROM型。稱為紫外線擦除電可編程邏輯器件，是用較高的編程電壓進行編程(燒寫)，當需要再次編程時，用紫外線進行擦除。EPROM可多次編程。
  ④EEPROM型。即電可擦寫編程器件，現有的部分CPLD及GAL器件仍采用此類結構。
  ⑤SRAM型。即SRAM查找表結構的器件目前大部分FPGA器件采用此種編程工藝，如Xilinx和Altera(現為Intel)公司的FPGA。SRAM型器件的編程信息存放在 RAM中，在斷電后就丟失了，再次上電需要再次編程(配置)，因而需要專用器件來完成這類配置操作。
  ⑥Flash型。現在許多CPLD器件采用了Flash 工藝。采用此工藝的器件的編程次數可達數萬次以上，且掉電后不需重新配置。

4、 CPLD結構原理

早期CPLD是從GAL的結構擴展而來，但針對GAL的缺點進行了改進，如Lattice的ispLSI1032器件等。在流行的CPLD 中Altera（現intel）的MAX7000和MAX3000A系列器件具有一定典型性。
MAX3000A結構中包含五個主要部分，即邏輯陣列塊、宏單元、擴展乘積項(共享和并聯(lián))、可編程連線陣列、I/O 控制塊。

• 邏輯陣列塊 LAB：
  一個LAB由16個宏單元的陣列組成。多個LAB通過可編程連線陣(programmable interconnect array，PIA)和全局總線連接在一起，全局總線從所有的專用輸人、I/0引腳和宏單元饋入信號。

• 宏單元:
  MAX3000A系列中的宏單元由三個功能塊組成:邏輯陣列、乘積項選擇矩陣和可編程寄存器。它們可以被單獨地配置為時序邏輯和組合邏輯工作方式。其中邏輯陣列實現組合邏輯，可以給每個宏單元提供五個乘積項。

• 擴展乘積項:
  雖然大部分邏輯函數能夠用在每個宏單元中的五個乘積項實現，但更復雜的邏輯函數需要附加乘積項。

• 可編程連線陣列PIA：
  不同的LAB通過在可編程連線陣列 PIA 上布線，以相互連接構成所需的邏輯。這個全局總線是一種可編程的通道，可以把器件中任何信號連接到其目的地。

• I/O控制塊：
  I/O控制塊允許每個I/O引腳單獨被配置為輸人、輸出和雙向工作方式。
  
  

• 組合邏輯可編程采用：
  乘積項可編程（乘→與，積、和→或），即與-或陣列可編程
  i、（常見）與陣列可編程，或陣列不可編程
  ii、與陣列可編程，或陣列可編程

• 時序邏輯可編程采用：
  乘積項可編程+可配置觸發(fā)器

5、 FPGA結構原理

諸如GAL、CPLD之類都是基于乘積項的可編程結構，即可編程的與陣列和固定的或陣列組成。而FPGA采用可編程的查找表(look up table，LUT)結構，LUT是可編程的最小邏輯構成單元。大部分FPGA采用基于SRAM(靜態(tài)隨機存儲器)的查找表邏輯形成結構，就是用SRAM來構成邏輯函數發(fā)生器。一個N輸入LUT可以實現N個輸人變量的任何邏輯功能，如N輸人“與”、N輸人“異或”等。

Cyclone 4E 系列器件是Intel(原Altera)公司的一款低功耗、高性價比的FPGA，它的結構和工作原理在 FPGA 器件中具有典型性。Cyclone4E器件主要由邏輯陣列塊(logicarray block，LAB)入式存儲器塊、嵌入式硬件乘法器、IO單元和人式 PLL 等模塊構成，在各個模塊之間存在著豐富的互連線和時鐘網絡。

Cyclone4E系列FPGA器件的可編程資源主要來自邏輯陣列塊LAB，而每個LAB都由多個邏輯宏單元LE(logic element,或LC;logic cell)構成。LE是Cylone 4E FPGA器件的最基本的可編程單元， LE主要由一個4輸入的LUT、進位鏈邏輯、存器鏈邏輯和一個可編程的寄存器構成。4輸人的LUT 可以完成所有的4輸人1輸出的組合邏輯功能。每一個LE的輸出都可以連接到行、列、直連通路、進位鏈、寄存器鏈等布線資源。

6、 JTAG邊界掃描

IEEE的聯(lián)合測試工作組(Joint Test Action Group，JTAG)開發(fā)了IEEE1149.1-1990邊界掃描測試技術規(guī)范。該規(guī)范提供了有效的測試引線間隔致密的電路板上集成電路芯片的能力。大多數 CPLD/FPGA 廠家的器件遵守JTAG規(guī)范，并為輸人引腳和輸出引腳以及專用配置引腳提供了邊界掃描測試(board scantest，BST)的能力。


在FPGA開發(fā)中，JTAG口更多地被用在對其進行編程、配置、內嵌存儲器內容的測試編輯，以及處理器內核系統(tǒng)的軟硬件測試和調試。

JTAG在FPGA中的應用：

• 邊界掃描
• 下載：編程或配置、多芯片下載、部分配置
• 片內介入式測試
• 在線調試：嵌入式邏輯分析儀、虛擬IO、片內RAM更新
• 制造測試

7、 FPGA/CPLD編程與配置

• 編程——Flash/EEPROM/AntiFuse工藝：
  CPLD編程、反熔絲結構FPGA編程、內嵌Flash的FPGA的內嵌Flash編程

• 配置——SRAM工藝：
  FPGA配置、FPGA部分配置

• 配置器件編程——FPGA外接Flash

8、PLD廠商

• Xilinx

• Intel PSG( Altera）

• Microsemi (收購Actel)Lattice Semiductor

• 國內：紫光同創(chuàng)、高云、安路、京微齊力

Intel PSG(AItera)產品：

• FPGA
  Agilex/Statix 10/Stratix V、Cyclone 10/Cyclone V/Cyclone IV、Array 10/ Array 、VMAX 10

• CPLD
  MAX 10/MAX V/MAXII 、MAX3000A

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