《EDA技術(shù)實(shí)用教程（第六版）》學(xué)習(xí)筆記——第一章

1、 專業(yè)名詞英文縮寫

• ASIC（Application-Specific Integrated Circuit）：專用集成電路
• SOC（System-on-Chip）：片上系統(tǒng)
• SOPC（System-on-Programmable-Chip）：片上可編程系統(tǒng)
• EDA（Electronic Design Automation）：電子設(shè)計(jì)自動化
• HDL（Hardware Description Language）：硬件描述語言
• FPGA（Field-Programmable Gate Array）：現(xiàn)場可編程門陣列
• CPLD（Complex Programmable Logic Device）：復(fù)雜可編程邏輯器件
• CAD（Computer-Aided Design）：計(jì)算機(jī)輔助設(shè)計(jì)
• CAM（Computer-Aided Manufacturing）：計(jì)算機(jī)輔助制造
• CAT（Computer-Aided Testing）：計(jì)算機(jī)輔助測試
• CAE（Computer-Aided Engineering）：計(jì)算機(jī)輔助工程
• IP（Intellectual Property ）：知識產(chǎn)權(quán)
• PCB（Printed Circuit Board）：印刷電路板
• IEEE（Institute of Electrical and Electronics Engineers）：電氣和電子工程師協(xié)會
• RTL（Register-Transfer Level）：寄存器傳輸級
• ESL（Electronic System-Level）：電子系統(tǒng)級
• STA（Static Timing Analysis）：靜態(tài)時序分析

2、EDA的定義

EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺上，用硬件描述語言VerilogHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。

內(nèi)容包含：

• IC設(shè)計(jì)制造

• FPGA/CPLD應(yīng)用

• PCB（印刷電路板）設(shè)計(jì)

3、 三種途徑實(shí)現(xiàn)EDA技術(shù)最終目標(biāo)ASIC

• 可編程邏輯器件：
  FPGA 和CPLD 是實(shí)現(xiàn)這一途徑的主流器件，它們的特點(diǎn)是直接面向用戶，具有極大的靈活性和通用性，使用方便，硬件測試和實(shí)現(xiàn)快捷，開發(fā)效率高，成本低，上市時間短，技術(shù)維護(hù)簡單，工作可靠性好等。

• 半定制或全定制ASIC：
  基于EDA設(shè)計(jì)技術(shù)的半定制或全定制ASIC，根據(jù)它們的實(shí)現(xiàn)工藝，可統(tǒng)稱為掩模（mask）ASIC，或直接稱ASIC?？删幊藺SIC與掩模ASIC相比，不同之處在于前者具有面向用戶的靈活多樣的可編程性。掩模ASIC大致分為門陣列ASIC、標(biāo)準(zhǔn)單元ASIC和全定制ASIC。

• 混合ASIC：
  主要指既具有面向用戶的FPGA可編程功能和邏輯資源，同時也含有可方便調(diào)用和配置的硬件標(biāo)準(zhǔn)單元模塊，如CPU、RAM、ROM硬件加法器、乘法器、鎖相環(huán)等。

4、 硬件描述語言（HDL，Hardware Description Language）

• Verilog HDL（Verilog）：
  Verilog的部分語法是參照C語言的語法設(shè)立的，具有很多C語言的優(yōu)點(diǎn)，代碼簡明扼要，使用靈活，語法規(guī)定不是很嚴(yán)謹(jǐn)，很容易上手。

• VHDL：
  它的英文全名是VHSI hardware description language，VHSIC是very high speed integrated circuit（超高速集成電路）的縮寫。

• System Verilog：
  是一種新的硬件描述語言。System Verilog 主要定位于集成電路的實(shí)現(xiàn)和驗(yàn)證流程，并為系統(tǒng)級設(shè)計(jì)流程提供了強(qiáng)大的鏈接能力。

• System C：
  是C++語言的硬件描述擴(kuò)展，主要用于ESL（電子系統(tǒng)級）建模與驗(yàn)證。

5、 HDL綜合

綜合（synthesis）：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。事實(shí)上自上而下的設(shè)計(jì)過程中每一步都可稱為一個綜合環(huán)節(jié)。

• 從自然語言轉(zhuǎn)換到Verilog語言算法表述，即自然語言綜合。

• 從算法表述轉(zhuǎn)換到寄存器傳輸級(register transport level，RTL)表述，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合。

• 從RTL級表述轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表述，即邏輯綜合。

• 從邏輯門表示轉(zhuǎn)換到版圖級表述（ASIC設(shè)計(jì)）或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。
  
  

6、 自頂向下的設(shè)計(jì)技術(shù)

• 自底向上的設(shè)計(jì)方法
  特點(diǎn)是必須首先關(guān)注并致力于解決系統(tǒng)最底層硬件的可獲得性，以及它們的功能特性方面的諸多細(xì)節(jié)問題;在整個逐級設(shè)計(jì)和測試過程中，始終必須顧及具體目標(biāo)器件的技術(shù)細(xì)節(jié)。多數(shù)情況下，自底向上的設(shè)計(jì)方法是一種低效、低可靠性、費(fèi)時費(fèi)力且成本高昂的設(shè)計(jì)方案。

• 自頂向下的設(shè)計(jì)方法
  只有在 EDA 技術(shù)得到快速發(fā)展和成熟應(yīng)用的今天才成為可能。當(dāng)今，自頂向下的設(shè)計(jì)方法已經(jīng)是 EDA技術(shù)的首選設(shè)計(jì)方法，是ASIC或FPGA開發(fā)的主要設(shè)計(jì)手段。

7、 基于EDA軟件的FPGA/CPLD開發(fā)流程

開發(fā)流程為：設(shè)計(jì)輸入（原理圖/HDL文本編輯）→功能仿真→綜合（邏輯綜合，生成網(wǎng)表文件）→適配（結(jié)構(gòu)綜合，生成下載文件）→時序仿真→編程下載→硬件測試

• 設(shè)計(jì)輸入（原理圖/HDL文本編輯）：
  圖形輸人通常包括原理圖輸人、狀態(tài)圖輸人和波形圖輸人三種常用設(shè)計(jì)方法，HDL文本輸入這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸人基本一致。

• 綜合（邏輯綜合）：
  整個綜合過程就是將設(shè)計(jì)者在EDA平臺上編輯輸人的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。為達(dá)到速度、面積、性能的要求，往往需要對綜合加以約束，稱為綜合約束。在綜合后，綜合器一般都可以生成一種或多種文件格式網(wǎng)表文件，如EDIF、VHDL、Verilog、VQM等標(biāo)準(zhǔn)格式。

• 適配：
  適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 BIT、BIN、SOF、POF格式的文件。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真測試，同時產(chǎn)生可用于編程的文件。

• 時序仿真與功能仿真、靜態(tài)時序分析：
  在編程下載前必須利用 EDA 工具對適配生成的結(jié)果進(jìn)行模擬測試，就是所謂的仿真。
  **(i)時序仿真：**時序仿真的仿真文件必須來自針對具體器件的綜合器與適配器。綜合后所得的EDIF、VOM等網(wǎng)表文件通常作為FPGA適配器的輸入文件產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。
  **(ii)功能仿真：**是直接對HDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，一般先功能仿真再綜合、適配。
  **(iii)靜態(tài)時序仿真：**若純粹分析電路各個部分的延遲，那么就需要進(jìn)行靜態(tài)時序分析(static timinganalysisSTA)。靜態(tài)時序分析可以用參數(shù)直觀地評價設(shè)計(jì)的電路的性能，現(xiàn)代的 EDA 工具往往通過使用門級功能仿真和靜態(tài)時序分析來聯(lián)合驗(yàn)證評估電路的功能與性能，而代替復(fù)雜耗時的時序仿真。

• 編程下載：
  把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD下載以便進(jìn)行硬件調(diào)試和驗(yàn)證(hardware debugging)。通常，將對CPLD的下載稱為編程(program)，對FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(configure)，但對于反熔絲結(jié)構(gòu)和Flash結(jié)構(gòu)的FPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。

• 硬件測試：
  最后是將含有載人了設(shè)計(jì)文件的 FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯誤，改進(jìn)設(shè)計(jì)。

8、 ASIC及其設(shè)計(jì)流程

ASIC是相對于通用集成電路而言的，ASIC主要指用于某一專門用途的集成電路器件。分為數(shù)字ASIC、模擬ASIC和數(shù)模混合ASIC。

9、常用EDA工具

• 設(shè)計(jì)輸入編輯器

• HDL綜合器
  性能良好的FPGA/CPLD設(shè)計(jì)的HDL綜合器有如下三種：
  Synopsys公司的DC FPGA綜合器。
  Synopsys公司的Synplify Pro綜合器。
  MentorLeonardoSpectrum綜合器、 Precision RTL 。
  兩種使用模式：圖形模式和命令行模式(Shell模式)。

• 仿真器
  按處理的硬件描述語言類型分，HDL仿真器可分為：
  (1) VHDL仿真器。
  (2) Verilog仿真器。
  (3) Mixed HDL仿真器(混合HDL仿真器，同時處理Verilog與VHDL)。
  Mentor的ModelSim
  (4) 其他HDL仿真器(針對其他HDL語言的仿真)。
  按仿真的電路描述級別的不同，HDL仿真器可以單獨(dú)或綜
  合完成以下各仿真步驟：
  (1) 系統(tǒng)級仿真。
  (2) 行為級仿真。
  (3) RTL級仿真。
  (4) 門級時序仿真。

• 適配器
  適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線。適配，即結(jié)構(gòu)綜合通常都由可編程邏輯器件的廠商提供的專門針對器件開發(fā)的軟件來完成。這些軟件可以單獨(dú)或嵌入在廠商的針對自己產(chǎn)品的集成EDA開發(fā)環(huán)境中存在。

• 下載器

10、 Quartus概述

Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器(analysis&synthesis)、適配器(fitter)、裝配器(assembler)、時序分析器(timing analyzer)、設(shè)計(jì)輔助模塊(design assistant)、EDA網(wǎng)表文件生成器(EDA netlist writer)、編輯數(shù)據(jù)接口(compiler database interface)等。其中13.1版本支持的早期器件系列較多，而16.1版本支持 Cyclone 4系列以后的器件系列，兩者都沒有內(nèi)置的門級波形仿真器，需要借助ModelSim ASE或ModelSim AE來進(jìn)行仿真。

11、 IP核

IP就是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊的意思。著名的美國Dataquest咨詢公司將半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA中的預(yù)先設(shè)計(jì)好的電路功能模塊。IP分軟IP、固IP和硬IP。

• 軟IP（Soft IP）：
  是用VHDL/Verilog HDL等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。軟IP 通常是以硬件描述語言 HDL源文件的形式出現(xiàn)。（RTL HDL描述→靈活更改）

• 固IP（Firm IP）：
  是完成了綜合的功能塊。它有較大的設(shè)計(jì)深度，以網(wǎng)表文件的形式提交客戶使用。（門級描述→有限更改）

• 硬IP（Hard IP）：
  提供設(shè)計(jì)的最終階段產(chǎn)品：掩模。由于市場對IP核的需求各大FPGA廠家繼續(xù)開發(fā)新的商品IP，并且開始提供“硬件”IP，即將一些功能在出廠時就固化在芯片中。（版圖形式→固定工藝難以更改）

IP種類：

• 處理器核
  CPU/FPU/GPU/DSP/MCU/NPU

• 硬件加速模塊
  圖像處理/視頻編解碼/AI加速音頻CODEC

• 高速接口
  USB/PCIe/HDMI/SerDes

• 外設(shè)
  GPIO/SPI/UART/Timer/I2C/PWM

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