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[FPAG開發(fā)]使用Vivado創(chuàng)建第一個(gè)程序

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1 打開Vivado軟件,新建項(xiàng)目

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選擇一個(gè)純英文路徑
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選擇合適的型號(hào)

產(chǎn)品 型號(hào)
ZYNQ-7010 xc7z010clg400-1
ZYNQ-7020 xc7z010clg400-2

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如果型號(hào)選錯(cuò),可以單擊這里重新選擇
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2 創(chuàng)建工程源文件

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可以看到文件創(chuàng)建成功
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雙擊文件打開,插入代碼

module led_twinkle(
    input          sys_clk  ,  //系統(tǒng)時(shí)鐘
    input          sys_rst_n,  //系統(tǒng)復(fù)位,低電平有效

    output  [1:0]  led         //LED燈
);

//reg define
reg  [25:0]  cnt ;

//*****************************************************
//**                    main code
//*****************************************************

//對(duì)計(jì)數(shù)器的值進(jìn)行判斷,以輸出LED的狀態(tài)
assign led = (cnt < 26'd2500_0000) ? 2'b01 : 2'b10 ;
//assign led = (cnt < 26'd5)         ? 2'b01 : 2'b10 ;  //僅用于仿真

//計(jì)數(shù)器在0~5000_000之間進(jìn)行計(jì)數(shù)
always @ (posedge sys_clk or negedge sys_rst_n) begin
    if(!sys_rst_n)
        cnt <= 26'd0;
    else if(cnt < 26'd5000_0000)
//  else if(cnt < 26'd10)  //僅用于仿真
        cnt <= cnt + 1'b1;
    else
        cnt <= 26'd0;
end

endmodule

設(shè)置字體和縮進(jìn)
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3 RTL分析綜合

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軟件會(huì)生成一個(gè)原理圖
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4 引腳約束

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參數(shù) 類型 對(duì)應(yīng)的FPGA引腳 I/O std 備注
sys_clk IN U18 LVCMOS33 3.3V電平
sys_rst_n IN N16 LVCMOS33 3.3V電平
led[0] OUT L15 LVCMOS33 3.3V電平
led[1] OUT H15 LVCMOS33 3.3V電平

配置如圖所示
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然后使用Ctrl+S保存
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關(guān)閉界面
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XDC文件保存了I/O約束的信息
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5 生成比特流

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在這里可以看到進(jìn)度
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完成之后會(huì)出現(xiàn)一個(gè)框框,點(diǎn)擊Cancel即可

6 下載

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點(diǎn)擊這兩個(gè)地方可以下載程序
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點(diǎn)擊Program
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此外可以添加已有的文件到工程中
注意點(diǎn)擊Copy source into project[FPAG開發(fā)]使用Vivado創(chuàng)建第一個(gè)程序,FPAG,fpga開發(fā)文章來源地址http://www.zghlxwxcb.cn/news/detail-647932.html

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