1 打開Vivado軟件,新建項(xiàng)目
選擇一個(gè)純英文路徑
選擇合適的型號(hào)
產(chǎn)品 | 型號(hào) |
---|---|
ZYNQ-7010 | xc7z010clg400-1 |
ZYNQ-7020 | xc7z010clg400-2 |
如果型號(hào)選錯(cuò),可以單擊這里重新選擇
2 創(chuàng)建工程源文件
可以看到文件創(chuàng)建成功
雙擊文件打開,插入代碼
module led_twinkle(
input sys_clk , //系統(tǒng)時(shí)鐘
input sys_rst_n, //系統(tǒng)復(fù)位,低電平有效
output [1:0] led //LED燈
);
//reg define
reg [25:0] cnt ;
//*****************************************************
//** main code
//*****************************************************
//對(duì)計(jì)數(shù)器的值進(jìn)行判斷,以輸出LED的狀態(tài)
assign led = (cnt < 26'd2500_0000) ? 2'b01 : 2'b10 ;
//assign led = (cnt < 26'd5) ? 2'b01 : 2'b10 ; //僅用于仿真
//計(jì)數(shù)器在0~5000_000之間進(jìn)行計(jì)數(shù)
always @ (posedge sys_clk or negedge sys_rst_n) begin
if(!sys_rst_n)
cnt <= 26'd0;
else if(cnt < 26'd5000_0000)
// else if(cnt < 26'd10) //僅用于仿真
cnt <= cnt + 1'b1;
else
cnt <= 26'd0;
end
endmodule
設(shè)置字體和縮進(jìn)
3 RTL分析綜合
軟件會(huì)生成一個(gè)原理圖
4 引腳約束
參數(shù) | 類型 | 對(duì)應(yīng)的FPGA引腳 | I/O std | 備注 |
---|---|---|---|---|
sys_clk | IN | U18 | LVCMOS33 | 3.3V電平 |
sys_rst_n | IN | N16 | LVCMOS33 | 3.3V電平 |
led[0] | OUT | L15 | LVCMOS33 | 3.3V電平 |
led[1] | OUT | H15 | LVCMOS33 | 3.3V電平 |
配置如圖所示
然后使用Ctrl+S保存
關(guān)閉界面
XDC文件保存了I/O約束的信息
5 生成比特流
在這里可以看到進(jìn)度
完成之后會(huì)出現(xiàn)一個(gè)框框,點(diǎn)擊Cancel即可
6 下載
點(diǎn)擊這兩個(gè)地方可以下載程序
點(diǎn)擊Program文章來源:http://www.zghlxwxcb.cn/news/detail-647932.html
此外可以添加已有的文件到工程中
注意點(diǎn)擊Copy source into project文章來源地址http://www.zghlxwxcb.cn/news/detail-647932.html
到了這里,關(guān)于[FPAG開發(fā)]使用Vivado創(chuàng)建第一個(gè)程序的文章就介紹完了。如果您還想了解更多內(nèi)容,請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章,希望大家以后多多支持TOY模板網(wǎng)!