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Xilinx FPGA開(kāi)發(fā)環(huán)境vivado使用流程

2年前作者：PlutoZuo分類：Toy博客閱讀(33)違法舉報(bào)

這篇具有很好參考價(jià)值的文章主要介紹了Xilinx FPGA開(kāi)發(fā)環(huán)境vivado使用流程。希望對(duì)大家有所幫助。如果存在錯(cuò)誤或未考慮完全的地方，請(qǐng)大家不吝賜教，您也可以點(diǎn)擊"舉報(bào)違法"按鈕提交疑問(wèn)。

Xilinx FPGA開(kāi)發(fā)環(huán)境vivado使用流程

1.啟動(dòng)vivado

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2.選擇Create New Project

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3.指定工程名字和工程存放目錄

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4.選擇RTL Project

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5.選擇FPGA設(shè)備

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6.工程創(chuàng)建完成后

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7.開(kāi)始編寫verilog代碼

第一步：點(diǎn)擊Add Sources按鈕
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第二步：選擇add or create design sources按鈕，即添加設(shè)計(jì)文件
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第三步：選擇create file
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文件新建完成后：
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此時(shí)可以定義I/O端口，我們選擇自己在程序中編寫。
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第四步：在編輯器中編寫verilog程序

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8.添加X(jué)DC管腳約束文件

XDC文件里主要是完成管腳的約束，時(shí)鐘的約束，以及組的約束
第一步：新建約束文件
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第二步：創(chuàng)造約束文件
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第三步：編輯管腳約束文件
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其中，
Set_property PACKAGE_PIN “引腳編號(hào)” [get_ports “端口名稱”]
Set_property IOSTANDARD “電壓” [get_ports “端口名稱”]

9.編譯

第一步：運(yùn)行Run Synthesis 綜合
第二步：運(yùn)行Run Implementation 布局布線
第三步：運(yùn)行Generate Bitstream 生成bit文件

10.下載和調(diào)試

運(yùn)行Hardware Manager。文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-778891.html

到了這里，關(guān)于Xilinx FPGA開(kāi)發(fā)環(huán)境vivado使用流程的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！

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