插件系列文章目錄：
（1）modelsim安裝使用及Vivado關聯(lián)
（2）VSCode關聯(lián)VIVADO編輯Verilog
（3）Modelsim觀察波形–基礎操作
（4）Quartus聯(lián)合 ModelSim仿真及測試

前言

有時候接手別人的代碼，或者從網上找的開源代碼，每個人風格不一致，對齊縮進也不一樣，閱讀起來很累。有沒有什么方法能快捷地格式化代碼呢。下面我們利用VSCode插件來實現這個需求。Vivado是Xilinx公司提供的邏輯開發(fā)平臺(之一)，如果不喜歡Vivado自帶的文本編輯器，可以選擇第三方的文本編輯器VSCode。

提示：以下是本篇文章正文內容，下面案例可供參考

一、VSCode安裝

1、在官網下載安裝包，官網網址：https://code.visualstudio.com/Download

下載自己系統(tǒng)對應的版本，我的系統(tǒng)是Win10，所以我選擇了Windows的User Installer 64bit。

2、選擇好版本之后，點擊下圖對應的鏈接就可以開始下載安裝包啦~

但是，由于官網下載速度可能會很慢，所以我在這里提供了百度網盤的下載方式：https://pan.baidu.com/s/1h_YzVgZrDiVc7vzzLFxlEg?pwd=nlqb
提取碼：nlqb

二、VsCode配置之verilog

1.更換Vivado自帶文本編輯器

第一步 ：打開Vivado 再Tool菜單中 打開Settings

第二步： 在Settings里更換默認的文本編輯器

這里需要鍵入的表達式是： C:/Program Files/Microsoft VS Code/Code.exe -g [file name]:[line number] 前面是VsCode應用程序的絕對路徑。
這樣雙擊工程下面的.v文件，Vivado會自動使用VSCode打開文件。

【注】若用vivado打開vscode會卡死，則在進行編輯前，首先打開VScode，打開后再進行編輯不會卡頓，或者刪除:[line number] 。

2、安裝Verilog插件

2.0 Chinese插件

顧名思義將VS Code轉化為中文的語言包。

下載使用后可觀察到界面變?yōu)橹形摹?/p>

2.1 Verilog HDL/SystemVerilog

2.1.1 在VsCode擴展商店搜索verilog

選擇Verilog HDL/SystemVerilog，他能幫你實現的功能：語法高亮，自動補齊，列出端口。

2.1.2 vivado使用xvlog進行糾錯

vivado安裝目錄下的xvlog所在的目錄放置在系統(tǒng)的環(huán)境變量，以便VsCode能夠方便的調用他。具體的目錄就是Vivado的bin文件夾。
搜索環(huán)境變量->點擊編輯環(huán)境變量->用戶變量->Path 就會出現下圖，不要在用戶變量里添加，要在path里添加。

添加完成之后，在命令行輸入xvlog -version檢測是否生效

接下來我們在設置里，找到剛才安裝的verilog擴展，將verilog的Linter更換成xvlog。

需要注意的是，編譯器需要您手動保存，才會開啟xvlog解析，也就是說觀看最新錯誤之前，需要保存一下。

2.1.3 代碼格式化

下圖我將第8、9行代碼故意不對齊，測試代碼格式化功能。

右鍵選擇Format Document 第一次使用會彈出一個配置對話框，選Configure

因為我裝了好幾個格式化插件，這里選第一個。你也可以選其他的插件，相關的格式化插件有很多，看自己習慣而定。點擊格式化文檔即可使文檔對齊。

2.2 Verilog_Testbench

有時候在工程中要例化一個模塊，這個模塊有幾十個輸入幾十個輸出，如果沒有一個好的腳本幫助你，不僅人為出錯的可能比較大，例化的過程想必也是痛苦的。

擴展商店搜索Verilog_TestBench,安裝過后，任意編寫一段verilog程序。按下ctrl+shift+p,選擇testbench即可生成testbench對應的tb文本。

【注】解決vscode無法產生testbench的問題

問題描述：在vscode中安裝Verilog_Testbench插件后，在控制臺輸入testbench命令后VS提示已產生testbench，但是在終端并沒有看見。

問題解決：主要問題在于沒有安裝python環(huán)境。首先去python官網下載python安裝包https://www.python.org/downloads/release/python-392/ 安裝python時記得勾選上添加path路徑到環(huán)境變量，如果忘記勾選還可以手動添加。

兩個路徑都要添加，添加到用戶變量或系統(tǒng)變量都可以。安裝完成后到vscode中按ctrl+shift+p打開調試控制臺，輸入python，選擇創(chuàng)建終端。

在終端中輸入python驗證是否安裝成功。

【注】命令行輸入Python跳轉應用商店解決辦法

需要在電腦搜索框輸入應用執(zhí)行別名，將應用安裝程序取消就可以了，取消之后就可以恢復正常了。

然后在終端中輸入python驗證是否安裝成功。

輸入exit()退出。
在調試控制臺輸入testbench查看是否能正確產生testbench。

【注】提示“No module named ‘chardet’”

則需要繼續(xù)安裝python擴展包。在終端依次輸入pip install certifi，pip install chardet，pip install idna，pip install urllib3安裝擴展包。

安裝完即可正確產生testbench。

2.3 Rainbow End

安裝擴展實現不同組begin…end變換顏色

2.4 Verilog highlight

大寫字符高亮顯示

2.5 Indent-Rainbow

vscode中每個Tab距離顯示不同的顏色

2.6 vscode中更改Verilog的自動補全功能

首先需要找到C盤中的verilog.json文件，路徑通常為C:\Users\Admin.vscode\extensions\mshr-h.veriloghdl-1.5.11\snippets，不同的電腦用戶名位置處不一樣。
打開verilog.json文件，如下圖所示，當輸入prefix后面引號里的文字后，就能選擇出body對應的代碼片段，在body代碼片段里，每行代碼需要包含在雙引號里，句末加逗號，\t等效tab鍵所占用的空格數。$1表示代碼片段導出之后，鼠標會停留在posedge clk之后，如果輸入字符，將替代后面的空格，輸入完成后按tab鍵，跳轉到$2處，之后再按下tab鍵，則繼續(xù)跳轉，不過該代碼片段中只到了+數字在一個代碼片段中可以多次出現，且數字相同的地方可以同時進行更改。

以下是修改后該片段的代碼：

修改后的自動補全功能如下所示：

2.7 vscode中文亂碼

1.選擇左下角的“設置”→“設置”

2.在“文本編輯器”下拉菜單找到“文件”，勾選“Auto Guess Encoding”（或者直接在搜索欄輸入：Auto Guess Encoding，也能快速找到）→之后重啟VSCode設置即可生效
文章來源地址http://www.zghlxwxcb.cn/news/detail-587429.html

到了這里，關于VSCode關聯(lián)VIVADO編輯Verilog的文章就介紹完了。如果您還想了解更多內容，請在右上角搜索TOY模板網以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網！