大家好，我是小菜鳥。寒假期間經(jīng)過師兄推薦面試了一個 FPGA 崗位的實習(xí)，共經(jīng)歷了兩次技術(shù)面試，雖然最后沒有通過，但是這次面試收獲還是蠻多的。
這是我第一次面試 FPGA 方向的崗位，一時竟不知要從哪下手，師兄建議準(zhǔn)備下 FPGA 的底層原理，當(dāng)時還說會有手撕代碼的環(huán)節(jié)，就在牛客網(wǎng)上刷了刷題，還記了筆記，然而最后一點兒都沒有用上。
技術(shù)一面，一對一，不用開視頻，聽聲音面試官很和藹可親。先是一段自我介紹，然后就進(jìn)入了問答環(huán)節(jié)。主要詢問了一些關(guān)于 FPGA 的基礎(chǔ)概念，有建立時間和保持時間、亞穩(wěn)態(tài)、時序設(shè)計、時鐘抖動和時鐘偏移、同步電路和異步電路、觸發(fā)器和鎖存器的區(qū)別等等。乍一聽一頭霧水，怎么說呢，平時也沒太關(guān)注這個，可能邏輯設(shè)計中知道這個東西，但是也不知道定義呀。
除了亞穩(wěn)態(tài)實打?qū)嵵?，其他的就只能根?jù)字面意思還有自己的理解去回答了，中間還把嵌入式的東西扯進(jìn)來了，當(dāng)然回答的很不著調(diào)，面試官告誡我說平時也要注意這些常見的概念，都是些基礎(chǔ)的東西，回去自己要再查查。
然后簡單交流了一下做的項目就結(jié)束了，全程大概 40 分鐘左右。緊接著我就去查了查那些問題，悔不當(dāng)初，基礎(chǔ)的不能基礎(chǔ)了，概念定義一看就懂了，要是自己提前準(zhǔn)備下準(zhǔn)能記得。晚上通知了第二天二面，不再糾結(jié)了就再去準(zhǔn)備 Verilog 了，畢竟還是很怕手撕代碼的。
技術(shù)二面也是一對一，要開視頻，開始因為攝像頭沒準(zhǔn)備好有點緊張。首先還是先自我介紹，然后進(jìn)入問答環(huán)節(jié)。這次就著重詢問簡歷里的內(nèi)容了，關(guān)于項目經(jīng)歷問得很詳細(xì)，項目里的數(shù)據(jù)流向、時鐘配置、傳輸協(xié)議、FIFO 深度、圖像處理方法等等，雖然都了解，但感覺回答的也一般般，有幾個點后來想了想面試官可能都沒有 get 到我的意思。
面試官也問了一些項目中相關(guān)的概念性問題，印象最深的是問了關(guān)于 8B10B 編碼的原理，當(dāng)時做畢設(shè)的時候了解很全面的，但因為時間太長了就記不很清楚了，印象中模模糊糊，回答的就有點模棱兩可。
總的來說不太順利。最終也沒有等來手撕代碼環(huán)節(jié)，有點小遺憾。
小小的總結(jié)下這次面試經(jīng)歷，第一，基礎(chǔ)知識一定要牢記，細(xì)節(jié)方面一定要注意，該背的東西一定要背；第二，關(guān)于簡歷里的東西自己一定要熟悉，特別是項目經(jīng)歷，面試官一般都要根據(jù)這些來深挖你的能力，第三，保持自信，不要緊張，冷靜思考，表述清晰！
最后，衷心祝愿大家參加面試能一帆風(fēng)順、馬到成功！文章來源：http://www.zghlxwxcb.cn/news/detail-580786.html
作者：Hello阿爾法
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