代碼1：
`timescale 1ns/10ps
module d_trigger(
d,
clk,
q);
input d;
input clk;
output q;
assign q=~d;
endmodule
//testbench
module d_trigger_tb;
reg clk;
reg d;
wire q;
d_trigger d_trigger(
.d(d),
.clk(clk),
.q(q)
);
initial begin
d<=0;clk<=0;
#1000 $stop;
end
always #10 begin clk<=~clk;d<=~d;end
endmodule實(shí)驗(yàn)波形
?貌似沒什么問題
代碼二：
`timescale 1ns/10ps
module d_trigger(
d,
clk,
q);
input d;
input clk;
output reg q;
always@(posedge clk)
begin
q<=d;
end
endmodule
module d_trigger_tb;
reg clk;
reg d;
wire q;
d_trigger d_trigger(
.d(d),
.clk(clk),
.q(q)
);
initial begin
d<=0;clk<=0;
#10 clk<=1;d<=1;
#10 clk<=0;d<=1;
#10 clk<=1;d<=0;
#10 clk<=0;d<=1;
#10 clk<=1;d<=0;
#10 $stop;
end
endmodule?實(shí)驗(yàn)波形：文章來源：http://www.zghlxwxcb.cn/news/detail-537210.html
文章來源地址http://www.zghlxwxcb.cn/news/detail-537210.html
小結(jié)?
到了這里，關(guān)于Verilog學(xué)習(xí)筆記1：D觸發(fā)器的文章就介紹完了。如果您還想了解更多內(nèi)容，請?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
