基于
JESD204B
的采集與數(shù)據(jù)接收電路設(shè)計(jì)
本章將圍繞基于
JESD204B
高速數(shù)據(jù)傳輸接口的雙通道高速數(shù)據(jù)采集實(shí)現(xiàn)展
開。首先，簡(jiǎn)介
JESD204B
協(xié)議、接口結(jié)構(gòu)。然后，研究
JESD204B
鏈路建立與同
步的過程。其次，研究基于
JESD204B
子類
1
的多器件同步方案。最后，將完成
雙通道同步采集與數(shù)據(jù)接收設(shè)計(jì)，包括時(shí)鐘、采集及數(shù)據(jù)接收設(shè)計(jì)。
3.1 JESD204B
協(xié)議概述
為應(yīng)對(duì)高采樣率、高分辨率數(shù)據(jù)轉(zhuǎn)換器數(shù)據(jù)吞吐率提高的狀況，
JEDEC
協(xié)會(huì)
制定了一種可用于數(shù)據(jù)轉(zhuǎn)換器與邏輯器件之間的高速串行通信協(xié)議——
JESD204
，
并不斷更新、修訂該協(xié)議。其中
JESD204
系列協(xié)議的第二次修訂版——
JESD204B
被各大知名器件廠商（如
ADI
、
TI
）廣泛應(yīng)用于高速數(shù)據(jù)轉(zhuǎn)換器。
相較于之前的兩個(gè)版本，
JESD204B
首先提高了數(shù)據(jù)傳輸速率，單通道最高傳
輸速率為
12.5Gbps
；其次鏈路收發(fā)兩端不再采用同一時(shí)鐘（幀時(shí)鐘），而是采用
設(shè)備時(shí)鐘，即轉(zhuǎn)換器的采樣時(shí)鐘，邏輯器件的參考時(shí)鐘，通常這兩個(gè)時(shí)鐘的頻率
不同；最后引入確定性延時(shí)，通過在各鏈路上實(shí)現(xiàn)可重復(fù)、可編程延時(shí)解決多鏈
路、多通道之間數(shù)據(jù)不同步的問題。根據(jù)是否支持確定性延時(shí)及用于實(shí)現(xiàn)確定性
延時(shí)的時(shí)鐘種類，
JESD204B
可分為子類
0
、子類
1
及子類
2
。其中只有子類
1
及
子類
2
支持確定性延遲。
JESD204B
協(xié)議的傳輸示意如圖
3-1
所示。
3.2 JESD204B
接口結(jié)構(gòu)
JESD204B
接口由發(fā)送端（模數(shù)轉(zhuǎn)換器或邏輯設(shè)備）接口及接收端（邏輯設(shè)備
或數(shù)模轉(zhuǎn)換器）接口兩部分組成，無論是發(fā)送端還是接收端其結(jié)構(gòu)組成一致，都
包括應(yīng)用層、傳輸層、數(shù)據(jù)鏈路層及物理層
4
個(gè)部分。在
JESD204B
協(xié)議中并未
定義應(yīng)用層。但是，常把用于用戶設(shè)置
JESD204B
鏈路參數(shù)的應(yīng)用接口稱為應(yīng)用
層。只有發(fā)送端與接收端的鏈路參數(shù)一致才能確保
JESD204B
鏈路正確工作。圖
3-2
是
JESD204B
接口結(jié)構(gòu)框圖，發(fā)送端與接收端之間對(duì)應(yīng)層級(jí)在功能上互為逆過
程。
發(fā)送端一側(cè)的傳輸層根據(jù)鏈路參數(shù)將數(shù)據(jù)生成模塊的數(shù)據(jù)映射為字節(jié)、幀、
多幀及通道形式
[23]
，鏈路參數(shù)有
L
、
M
、
F
、
S
、
CS
、
N
、
N’
，其中
L
、
N’
、
M
、
F
同
2.3.1
小節(jié)及
2.3.2
小節(jié)表示的意義相同，
S
則表示每個(gè)幀時(shí)鐘每個(gè)轉(zhuǎn)換器有多少
個(gè)采樣點(diǎn)，
CS
則表示每個(gè)轉(zhuǎn)換樣本包含多少個(gè)控制位，
N
表示樣點(diǎn)分辨率。接收
端側(cè)的傳輸層則需要將接收的打包數(shù)據(jù)按照鏈路參數(shù)及映射方式恢復(fù)樣點(diǎn)。
鏈路層負(fù)責(zé)建立
JESD204B
鏈路，實(shí)現(xiàn)鏈路同步，主要功能有
8b/10b
編
/
解碼，
鏈路同步、建立及監(jiān)測(cè)。這里主要介紹
8b/10b
編
/
解碼，鏈路同步、建立及監(jiān)測(cè)將
在后面小節(jié)介紹。
8b/10b
編碼方式能夠?yàn)榻涣黢詈系拇薪獯溌诽峁┲绷髌胶猓?
避免傳輸數(shù)據(jù)出現(xiàn)連續(xù)
6
位為
0
或?yàn)?
1
的情況。故
8b/10b
編碼方式能夠在數(shù)據(jù)傳
輸過程中產(chǎn)生足夠數(shù)量的邊沿跳變，使接收端能可靠地恢復(fù)數(shù)據(jù)時(shí)鐘。
8b/10b
還
能提供一定的錯(cuò)誤檢測(cè)，當(dāng)接收端所接收的
10
位字符并不位于
8b/10b
解碼器查找
表中時(shí)，說明字符中出現(xiàn)數(shù)據(jù)位錯(cuò)誤。
發(fā)送端物理層將
8b/10b
編碼后的數(shù)據(jù)串行化并按照通道數(shù)據(jù)傳輸速率發(fā)送，
接收端物理層則將接收的串行數(shù)據(jù)并行化并由
8b/10b
解碼字節(jié)數(shù)據(jù)。
JESD204B
物理層主要由電流模式邏輯（
CML
）電平驅(qū)動(dòng)器、預(yù)加重器（均衡器）及串行器
（接收端為解串器）構(gòu)成。發(fā)送端采用預(yù)加重器補(bǔ)償信道上由
PCB 材料及信號(hào)傳
輸距離帶來的損耗，接收端則采用均衡器校準(zhǔn)傳輸通道的低通響應(yīng)。接收端的組
成部分還包括時(shí)鐘檢測(cè)恢復(fù)模塊，該模塊通過數(shù)據(jù)傳輸通道的串行數(shù)據(jù)流解析出
數(shù)據(jù)時(shí)鐘，用于串行數(shù)據(jù)并行化。
發(fā)送端的加擾是一種可選功能，位于傳輸層及鏈路層之間。加擾功能對(duì)傳輸
層的
8bits
數(shù)據(jù)進(jìn)行加擾，用以消除傳輸數(shù)據(jù)中可能存在的頻譜尖峰。當(dāng)發(fā)送端選
擇使用加擾功能時(shí)，接收端則需要對(duì)
8b/10b
解碼數(shù)據(jù)進(jìn)行解擾
[23]
。
3.3 JESD204B 鏈路的建立與同步
由前一小節(jié)
JESD204B
接口結(jié)構(gòu)可知，
JESD204B
鏈路的建立主要由數(shù)據(jù)鏈路
層完成。在正式傳輸采樣數(shù)據(jù)之前，首先需要經(jīng)歷代碼組同步（
CGS
）階段，然
后是初始化通道同步（
ILS
）階段
[24]
。初始化幀同步（
IFS
）的完成包含在
CGS
及
ILS
階段中。
JESD204B
各子類鏈路建立與同步的區(qū)別在于代碼組同步完成之后以
何種時(shí)鐘邊沿為基準(zhǔn)開啟初始化通道同步，子類
0
采用幀時(shí)鐘，子類
1
、
2
采用多
幀時(shí)鐘。圖
3-3
是
JESD204B
子類
1
、
2
鏈路同步過程示意。
鏈路同步第一階段——代碼組同步，主要用于檢測(cè)串行數(shù)據(jù)流中的關(guān)鍵字符
邊界，同步數(shù)據(jù)流中的字符邊界與接收端字節(jié)時(shí)鐘。接收端通過拉低
SYNC
信號(hào)
表示同步請(qǐng)求，發(fā)送端則通過發(fā)送
/K28.5/
（即
/K/
字符，其十六進(jìn)制數(shù)為
bc
）字符
流表示檢測(cè)到同步信號(hào)，接收端將接收并同步數(shù)據(jù)流。當(dāng)接收端接收到至少
4
個(gè)
連續(xù)正確的
/K28.5/
字符時(shí)，接收端將通過拉高
SYNC
信號(hào)表示取消同步請(qǐng)求。雖
然
SYNC
拉高，但是發(fā)送端仍會(huì)發(fā)送
/K28.5/
字符直到發(fā)送端的下一個(gè)
LMFC 邊界
到來時(shí)刻，此時(shí)代碼組同步完成。對(duì)于
JESD204B
子類
1
，在開始代碼組同步之前
需要使用
SYSREF
信號(hào)指定各設(shè)備的幀時(shí)鐘及多幀時(shí)鐘邊界。
鏈路同步第二階段——初始化通道同步，主要用于檢測(cè)串行數(shù)據(jù)流的幀邊界
及多幀邊界，并驗(yàn)證鏈路參數(shù)是否與用戶設(shè)置一致。初始化通道同步由初始化通
道對(duì)齊序列（ILAS）完成，初始化通道對(duì)齊序列由多幀構(gòu)成，根據(jù)
JESD204B
不
同子類的工作模式，多幀個(gè)數(shù)不同，
JESD204B
子類
0
可自定義多幀個(gè)數(shù)，
JESD204B
子類
1
、
2
多幀個(gè)數(shù)則為
4
個(gè)。以子類
1
、
2
為例，初始化通道對(duì)齊序列的每個(gè)多
幀都以幀開始字符
/K28.0/
（即
/R/
字符，其十六進(jìn)制數(shù)為
1c
）開始，鏈路同步字符
/K28.3/
（即
/A/
字符，其十六進(jìn)制為
7c
）結(jié)束，特別的，第二個(gè)多幀會(huì)在開始字符
后跟上一個(gè)鏈路控制數(shù)據(jù)開始字符
/K28.4/
（即
/Q/
字符，其十六進(jìn)制為
9c
），隨后
是鏈路參數(shù)具體值（字符
C
），初始化通道對(duì)齊序列中未填充位置便使用斜坡數(shù)據(jù)
（字符
D
）進(jìn)行填充，圖
3-4
是初始化通道對(duì)齊序列示意。
初始化幀同步存在于
JESD204B
鏈路建立的各個(gè)階段。代碼組同步階段，發(fā)
送端通過發(fā)送
/K28.5/
字符完成幀標(biāo)識(shí)；初始化通道同步階段，接收端將接收到的
第一個(gè)非
/K28.5/
字符作為一個(gè)新幀開始，即圖
3-4
中的幀開始字符
/R/
；接收端還
將根據(jù)鏈路參數(shù)
F
估計(jì)新幀開始位置。用戶數(shù)據(jù)傳輸過程中可能會(huì)出現(xiàn)幀對(duì)齊錯(cuò)
誤，為此通過對(duì)齊字符
/K28.7/
（即
/F/
字符，其十六進(jìn)制為
fc
）和
/K28.3/
字符插入
或替換特定幀，并在接收端驗(yàn)證對(duì)齊字符位置方式實(shí)現(xiàn)幀對(duì)齊監(jiān)測(cè)和糾正。
3.4
基于
JESD204B
的多器件同步
對(duì)于多通道采集系統(tǒng)來說，同步指的是多個(gè)
ADC
器件同步采樣并且采樣數(shù)據(jù)
同步傳輸，通道之間采樣數(shù)據(jù)的相位差保持穩(wěn)定。無論是采用
LVDS
并行傳輸接
口的多
ADC
采集系統(tǒng)，還是基于
JESD204
高速串行接口協(xié)議的多
ADC
采集系統(tǒng)
首先都需要保證器件之間的采樣時(shí)鐘相位確定，然后保證采樣數(shù)據(jù)同步傳輸?；?
于
JESD204B
的多器件采集系統(tǒng)為實(shí)現(xiàn)數(shù)據(jù)同步傳輸，不僅同
LVDS
并行傳輸接
口一樣采取數(shù)據(jù)走線匹配方式，而且還引入了兩種同步方法：一種是時(shí)間戳，一
種是確定性延遲。在實(shí)際應(yīng)用中，最常采用的是第二種方式，即通過實(shí)現(xiàn)確定性
延遲完成多器件同步
[25-26]
。
3.4.1
確定性延遲原理
通常要求基于
JESD204B
的多通道采集系統(tǒng)具有數(shù)據(jù)延遲在不同上電周期或
重新建立鏈路時(shí)可重復(fù)的特性。
JESD204B
標(biāo)準(zhǔn)將確定性延遲定義為樣本以幀結(jié)構(gòu)
進(jìn)入串行發(fā)送器與樣本以幀結(jié)構(gòu)從串行接收器輸出的時(shí)間差
[27]
，如圖
3-5
所示。
確定性延遲包括固定延遲和可變延遲兩部分?？勺冄舆t由
JESD204B
協(xié)議定
義的多個(gè)用于數(shù)據(jù)傳輸及處理的時(shí)鐘在每次上電或重新建立鏈路時(shí)相位關(guān)系不確
定引起。
JESD204B
子類
0
雖然不需要借助外部電路就可以實(shí)現(xiàn)單鏈路多通道對(duì)齊，
但是其在不同上電周期或重新建立鏈路時(shí)鏈路延遲無法固定，不適用于多鏈路需
要同步的情況。
JESD204B
子類
1
、子類
2
則通過確定性延遲實(shí)現(xiàn)多鏈路同步，發(fā)
送端需使所有通道在某一“確定時(shí)刻”同時(shí)發(fā)送初始化通道對(duì)齊序列，接收端各
通道對(duì)應(yīng)的接收緩沖器需在某一“確定時(shí)刻”同時(shí)釋放所有通道數(shù)據(jù)。無論是發(fā)
送端的“確定時(shí)刻”還是接收端的“確定時(shí)刻”計(jì)數(shù)單位都是幀時(shí)鐘。發(fā)送端的
“確定時(shí)刻”可以是
SYNC
拉高后的第一個(gè)多幀邊沿，也可以編程為
SYNC
信號(hào)
上升之后的幾個(gè)多幀邊沿。接收端的“確定時(shí)刻”指多幀邊界后的幾個(gè)可編程幀
周期（
RBD
，
RX Buffer Delay
），可編程幀周期取值范圍為
1
至
K
。為確保接收緩
沖器在釋放所有通道的數(shù)據(jù)之前，各通道的數(shù)據(jù)已全部到達(dá)，所有通道中最大延
遲必須小于本地多幀周期，
RBD
值與幀周期乘積必須大于數(shù)據(jù)通道中可能的最大
延遲。
3.4.2 SYSREF
設(shè)計(jì)
上述確定性延遲要求提及的初始化通道對(duì)齊序列發(fā)送和接收緩沖器釋放時(shí)刻
與發(fā)送端和接收端中的幀時(shí)鐘、多幀時(shí)鐘有關(guān)。發(fā)送端、接收端的幀時(shí)鐘、多幀
時(shí)鐘相位對(duì)齊是實(shí)現(xiàn)確定性延遲的關(guān)鍵。
JESD204B
子類
1
采用
SYSREF
對(duì)齊系統(tǒng)
中各器件之間的幀時(shí)鐘、多幀時(shí)鐘相位，如圖
3-6
所示
[28]
。
隨著轉(zhuǎn)換器件采樣率的提升，
SYSREF
相對(duì)于器件時(shí)鐘的建立及保持定時(shí)變得
極具挑戰(zhàn)，尤其采樣率達(dá)千兆的器件。本文采用的
ADC12DJ3200
采樣率高達(dá)
6.4GSPS
，為應(yīng)對(duì)
SYSREF
的建立保持窗口減小的情況，該款
ADC
通過在單通道
模式下使用雙邊沿采樣將輸入時(shí)鐘（器件時(shí)鐘）頻率減小一半的方式達(dá)到將
SYSREF
建立保持窗口增加一倍的效果。除了降低輸入時(shí)鐘頻率的方式以外，該
ADC
還提供了
SYSREF
窗口以及
SYSREF
自動(dòng)校準(zhǔn)兩種功能。通過
SYSREF
窗口
檢測(cè)
SYSREF
位置（相對(duì)于器件時(shí)鐘）和
SYSREF
采樣位置選擇輔助用戶設(shè)計(jì)以
滿足各種情況下的建立保持時(shí)間需求。
SYSREF
自動(dòng)校準(zhǔn)相較于
SYSREF
窗口功
能更易操作，使用孔徑時(shí)間調(diào)整模塊基于
SYSREF
相位移動(dòng)
ADC
采樣序列，而不
是基于
ADC
采樣序列調(diào)整
SYSREF
相位。
SYSREF
窗口功能需按照一定過程實(shí)現(xiàn)
[29]
。首先，需給
ADC
芯片提供采樣時(shí)
鐘及
SYSREF
。
SYSREF
捕捉模塊使用
SYSREF
窗口確定
SYSREF
相對(duì)于設(shè)備時(shí)
鐘的位置，并將該位置值存儲(chǔ)在
SYSREF
位置寄存器（
SYSREF_POS
）中。
SYSREF_POS
寄存器的每一位都代表一個(gè)潛在的
SYSREF
采樣位置。當(dāng)
SYSREF_POS
中的某一位被置位，那么相應(yīng)的
SYSREF
采樣位置有潛在的建立或
保持違例。然后，根據(jù)
SYSREF_POS
寄存器 值 在
SYSREF
選擇寄存器
（SYSREF_SEL）中設(shè)置與
SYSREF_POS
相對(duì)應(yīng)的有效采樣位置。該采樣位置通
常位于兩個(gè)建立和保持時(shí)間都滿足的采樣位置的中間。
SYREF_SEL
的取值范圍為
為
0
至
15
，即
SYSREF
窗口功能僅支持將
SYSREF
設(shè)置在前
16
個(gè)采樣位置。根
據(jù)
SYSREF_POS
數(shù)值選擇
SYSREF_SEL
位置的示例如表
3-1
，加粗部分表示可以
選擇的位置。
SYSREF_POS
采樣位置步進(jìn)可以通過
SYSREF
放大寄存器
（
SYSREF_ZOOM
）調(diào)節(jié)。當(dāng)
SYSREF_POS
的
0
至
23
位都為
1
時(shí)需要將
SYSREF_ZOOM
設(shè)置為
0
，其他時(shí)候都將該值設(shè)置為
1
。
根據(jù)上文，為本文采集模塊選擇滿足建立和保持時(shí)間的最佳
SYSREF
位置。
將
SYSREF_ZOOM
設(shè)置為
1
，關(guān)閉
SYSREF
自動(dòng)校正功能，然后讀取
SYSREF_POS
值。
由表
3-2
中
ADC1
與
ADC2
的
SYSREF_POS
值可知，
ADC1
的
SYSREF_SEL
設(shè)置為
13
可以滿足建立保持時(shí)間，而
ADC2
的
SYSREF_SEL
設(shè)置為
12
或
13
都
能夠滿足建立保持時(shí)間，故可將兩個(gè)
ADC
的
SYSREF_SEL
的值都設(shè)置為
13
。
3.4.3
基于確定性延遲的多器件同步
JESD204B
子類
1
實(shí)現(xiàn)鏈路確定性延遲的過程如圖
3-7
所示
[30]
。首先
SYSREF
指定發(fā)送端及接收端的本地多幀時(shí)鐘邊界，發(fā)送端在
SYNC
信號(hào)拉低后開啟鏈路
建立、同步過程，接收端各通道的接收緩沖器緩存有效數(shù)據(jù)，在接收端所有通道
都接收到有效數(shù)據(jù)之后，才在其下一個(gè)本地多幀邊界同時(shí)釋放所有緩存數(shù)據(jù)。此
時(shí)所有數(shù)據(jù)通道的數(shù)據(jù)延遲恰好為一個(gè)本地多幀周期，即
RBD
取
K
值，且延遲是
確定、可重復(fù)的。當(dāng)然緩存在接收緩沖器的各通道有效數(shù)據(jù)也可以在下一個(gè)本地
多幀邊界之前釋放，即
RBD
的值小于
K
，其中最小
RBD
取值對(duì)應(yīng)的延遲稱為最
小確定性延遲。
JESD204B IP
核將
0x030
寄存器（
RBD
）定義為接收端緩沖器延遲，
并為每一個(gè)數(shù)據(jù)通道定義了緩沖調(diào)整寄存器（
Buffer Adjust
）用于指示接收緩沖器
的填充水平。在所有數(shù)據(jù)通道中找出緩沖調(diào)整寄存器最小值，并將該值賦值給
RBD
便可實(shí)現(xiàn)最小確定性延遲。
上述
RBD
值調(diào)整基于數(shù)據(jù)通道最大延遲滿足小于一個(gè)多幀的要求，實(shí)際數(shù)據(jù)
通道的最大延遲可能并不滿足此要求。不僅如此，鏈路還可能出現(xiàn)兩個(gè)通道的有
效數(shù)據(jù)分別落在兩個(gè)相鄰本地多幀內(nèi)的情況。
信邁提供高速數(shù)據(jù)采集方案。
文章來源地址http://www.zghlxwxcb.cn/news/detail-443872.html
文章來源：http://www.zghlxwxcb.cn/news/detail-443872.html
到了這里，關(guān)于基于FPGA+JESD204B 時(shí)鐘雙通道 6.4GSPS 高速數(shù)據(jù)采集模塊設(shè)計(jì)（二）研究 JESD204B 鏈路建立與同步的過程的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
