4
系統(tǒng)
FPGA
程序的設計
4.1
設計方法及邏輯設計概述
4.1.1 開發(fā)環(huán)境與設計流程
Quartus II
是
Altera
公司綜合開發(fā)工具，它集成了
FPGA/CPLD
開發(fā)過程中所設計
的所有工具和第三方軟件接口，支持多時鐘分析，
LogicLock
基于塊的設計，片上可編
程系統(tǒng)
SOPC,
內(nèi)嵌在線邏輯分析儀
Signal TapII
，功率估計器等各種高級工具。
Quartus
II
具有豐富的輸入方式，其中包括原理圖、
VHDL
、
Verilog HDL
等多種形式進行邏輯
程序設計設計，非常方便設計者進行
FPGA
的程序開發(fā)。邏輯鎖定功能將不同的邏輯劃
分不同的
FPGA
區(qū)域，可以單獨進行設計、實現(xiàn)和優(yōu)化，各模塊之間互不影響。如果在
設計整合中出現(xiàn)錯誤，單獨修改即可，不會影響到其它模塊。
Signal TapII
在線邏輯分析
儀可以捕獲和顯示
FPGA
內(nèi)部所有信號的實時行為。
Signal Probe
可以在不影響設計中
現(xiàn)有的布局布線情況下，將內(nèi)部電路中某一特定的信號方便的引出布線的輸出引腳，不
需要對整個設計再進行一次全編譯，節(jié)省時間，提高效率
[26]
。
正是因為
Quartus II
其強大的設計能力，集仿真、設計、調(diào)試、綜合、測試等于一
體，同時提供豐富可靠的調(diào)試手段，成為越來越多數(shù)字設計者的理想選擇。
4.1.2 系統(tǒng)整體 FPGA 程序結構
本課題中，采用
Top_Down
設計方法，按照數(shù)據(jù)流的走向，將整個
FPGA
軟件結構
劃分為光纖通信內(nèi)核、數(shù)
/
模轉(zhuǎn)換
DA
控制器、模
/
數(shù)轉(zhuǎn)換
AD
控制器、
EnDat
協(xié)議內(nèi)核、
增量式位置獲取模塊等各個二級子模塊。其中光纖通信內(nèi)核左側(cè)表示串并轉(zhuǎn)換
TLK1221
的時序控制接口，右側(cè)則表示與系統(tǒng)個子模塊接口邏輯。從圖
4.2
可以看出，光纖通信
內(nèi)核是整個
FPGA
軟件結構核心，它完成數(shù)據(jù)流串行到并行的數(shù)據(jù)恢復及數(shù)據(jù)流并行到
串行的數(shù)據(jù)傳輸，是系統(tǒng)最核心的部分。各二級子模塊在后續(xù)章節(jié)分別介紹。
4.2
模數(shù)
/
數(shù)模轉(zhuǎn)換模塊的實現(xiàn)
模數(shù)
/
數(shù)模轉(zhuǎn)換模塊主要實現(xiàn)
AD/DA
的時序控制、
AD
采樣觸發(fā)、
DA
輸出控制、
DA
控制器與光纖接口。光纖及各模塊接口將由應用層對應的控制命令從光纖接收緩存
區(qū)中取出，然后送達
DA
控制器，來控制
AD/DA
工作：將設定值輸出給
DA
物理芯片
以實現(xiàn)模擬電壓信號輸出；觸發(fā)
AD
采樣，將模擬電壓信對應的數(shù)字量存入結果寄存器。
4.2.1 AD 控制器的實現(xiàn)
AD
控制器由三部分構成：
AD
控制器接口、各寄存器和時序控制模塊，其中時序
實現(xiàn)模塊直接控制物理芯片引腳。本課題采用的
ADS8515
控制引腳為：轉(zhuǎn)換控制信號
RC
、片選信號
CSn
、選通信號
BYTE
和標識信號
BUSY
。圖
4.3
為
AD
物理芯片轉(zhuǎn)換
時序。
光纖及各模塊接口發(fā)送出發(fā)信號以啟動時序控制模塊產(chǎn)生采樣時序，然后等待轉(zhuǎn)換
完成標志位的到來，轉(zhuǎn)換結束將數(shù)據(jù)總線上的轉(zhuǎn)換結果鎖存到結果寄存器；
通過檢測狀態(tài)寄存器，轉(zhuǎn)換狀態(tài)也可以由應用層查詢。圖
4.4
為
AD
控制器結構框圖。
4.2.2 DA 控制器的實現(xiàn)
DA
控制器由三部分構成：
DA
控制器接口、各寄存器和時序控制模塊，其中
DA
時序控制模塊直接控制
DA
物理芯片引腳。本課題采用的
DAC8822
控制引腳為：寫使
能
WR
、地址線
A[1:0]
、控制信號
LDAC
、復位
RSn
。圖
4.5
為
DA
物理轉(zhuǎn)換時序。
DA 控制器接口模塊將傳來的命令解析為相關寄存器讀寫時序，控制寄存器將相關
寄存器的操作細分為詳細的控制指令：數(shù)據(jù)輸出和輸出觸發(fā)。
DA
時序控制模塊將數(shù)據(jù)
輸出到數(shù)據(jù)總線上，并輸出如圖
4.6
所示的控制引腳時序，以實現(xiàn)模擬輸出。圖
4.5
為
DA
控制器結構框圖。
XX
所示為
DA
物理芯片的轉(zhuǎn)換時序要求，轉(zhuǎn)換時序由
DA
控制器中的時序控制
模塊來完成。
首先，將寫使能信號
WRn
拉低一個脈沖，地址線跟數(shù)據(jù)總線要保證在這之前已經(jīng)
有效，此時，數(shù)據(jù)總線上的數(shù)據(jù)就被鎖存在了
DAC8822
的輸入寄存器中，然后再將控
制信號
LDAC
拉一個高脈沖，此時輸入寄存器中的數(shù)據(jù)就被轉(zhuǎn)移到了
DAC
轉(zhuǎn)換寄存器，
經(jīng)過所謂的一段轉(zhuǎn)換時間，物理引腳上就輸出了對應的穩(wěn)定電壓信號。
4.3
增量式位置獲取模塊的實現(xiàn)
增量式光柵尺采用相差
90
度電子角的系列方波脈沖信號
A
和
B
進行傳輸。參考點
信號包括一個或多個參考脈沖
Z
。此外在硬件傳輸時形成各自的反向信號，進行差分無
噪聲傳輸，符合
EIA
的
RS422
標準。為了能夠?qū)ο嗖?
90
度電子角的方波脈沖信號進行
技術并判斷超前或滯后，增量式位置獲取模塊必須能夠檢測到方波的每個沿。圖
4.7
所
示即為增量式光柵尺的方波脈沖信號
[27]
。
如圖
4.8
所示，增量式位置獲取模塊包括了數(shù)字濾波器、四倍頻模塊、可逆計數(shù)器、
鎖存器等模塊。增量式光柵尺每移動一個柵距，一個周期的相差
90
度電子角的方波
A
和
B
就會形成，通過對
A
和
B
信號的每一個上升沿和下降沿進行邊沿檢測，采用這種
方法，不需要專用的細分模塊，在
FPGA
內(nèi)部即可實現(xiàn)四倍頻。
能夠能夠在增量式光柵尺最大運動速度時依然可以檢測到方波的每個沿，故系統(tǒng)采
用了較高的時鐘進行檢測。過短的時鐘周期，會將傳輸中的微小毛刺識別，易造成四倍
頻及可逆計數(shù)器的誤動作，因此，設計了專門的數(shù)字濾波器，用以將傳輸過程中的毛刺
予以剔除。
4.4
外部存儲器接口
EMIF
通信接口實現(xiàn)
DSP
主系統(tǒng)與光纖通信內(nèi)核之間的通信通過外部存儲器接口
EMIF
來實現(xiàn)。
EMIF
支持多種類型的異步接口，包括
SRAM,EPROM,FLASH,FPGA
和
ASIC
等。本課題中，
光纖通信內(nèi)核由
FPGA
來實現(xiàn)，因為在
FPGA
和
DSP
主系統(tǒng)之間沒有時鐘存在，故為
異步類型。異步訪問的速度參數(shù)通過
CLKOUT
的時鐘周期個數(shù)來配置。
EMIF
最高配置
速度為
100 MHz
。可編程參數(shù)包括建立、選通、保持三個參數(shù)。在讀和寫訪問中，這三
個參數(shù)可以獨立配置。圖
4.9
為
EMIF
異步寫時序，其中建立、選通、保持三個參數(shù)分
別設置為
2,3,2
。寫訪問過程分為建立、選通、保持共三個階段。建立階段首先片選信號
CE
拉低，地址總線同步有效，數(shù)據(jù)總線最晚在一個時鐘周期之后開始有效；選通階段
寫使能信號
AWEn
拉低變?yōu)橛行?；保持階段一開始寫使能信號
AWEn
拉高失效，到保
持階段結束，地址總線和數(shù)據(jù)總線變?yōu)楦咦钁B(tài)，片選信號拉高失效，一個完整的寫周期
結束
[17]
。
光纖通信內(nèi)核中發(fā)送和接收緩存區(qū)是通過
Quartus II
提供的宏模塊雙口
RAM
來實
現(xiàn)的。圖
4.10
所示為
FPGA
內(nèi)嵌的雙口
RAM
寫時序要求。
本課題中，將
EMIF
的地址總線低八位與雙口
RAM
的地址總線相連，將
EMIF
的
寫使能信號取非運算后與雙口
RAM
的寫使能相連，將雙口
RAM
的數(shù)據(jù)總線在地址區(qū)
間正確的時候與
EMIF
的數(shù)據(jù)總線聯(lián)通，其余時刻保持高阻。這樣就實現(xiàn)了由
FPGA
內(nèi)
嵌的
256*32
位即
1Kb
的緩存區(qū)。
4.5
高速串行通信的協(xié)議實現(xiàn)
4.5.1 高速串行通信模型
本課題高速光纖串行通信參考了開放式系統(tǒng)互聯(lián)模型
OSI
的
7
層體系架構，并且為
了最大程度的減小通信冗余降低通信延時，從而有效縮短伺服控制周期，提高控制特性，
采用了與
OSI
模型類似的三層體系架構，如圖
4.11
所示。在這三層體系架構模型中，
物理層
(FC-0)
規(guī)定了傳輸物理介質(zhì)、接收器和發(fā)送器及其接口、通信帶寬等物理特性。
傳輸層
(FC-1)
涉及用以限制編碼最大運行長度的
8B/10B
編解碼方案、維持直流平衡、
提供字節(jié)邊界對齊方案、傳輸數(shù)據(jù)幀格式及錯誤控制等。根據(jù)
8B/10B
編解碼方案，傳
輸字符分為兩大類：數(shù)據(jù)和特殊字符，詳細內(nèi)容將在后續(xù)章節(jié)介紹。應用層
(FC-2)
處于
高速串行通信模型的最高層，它決定了數(shù)據(jù)幀的含義解析、外設寄存器的定義及最高指
令的收發(fā)控制。
本課題高速串行通信模型中，傳輸介質(zhì)采用
62.5/125um MMF
光纜，
MMF
線纜需
交叉連接，即一端接發(fā)送端，另一端必須接接收端。激光收發(fā)器選取安捷倫公司的
HFBR53A3
完成電信號與光信號的轉(zhuǎn)換。
HFBR53A3
是一款多模光纖接口的光纖收發(fā)
器，兼容
ANSI X3.297-1996
標準的光纖通道物理接口，支持
300m
長的
62.5/125um MMF
光纜。串并轉(zhuǎn)換器采用
IEEE 802.3
千兆以太網(wǎng)收發(fā)器
TLK1221
，用于高速全雙工的點
對點數(shù)據(jù)傳輸，支持最大
1.3Gbps
的數(shù)據(jù)速率。
在發(fā)送端，經(jīng)過
8B/10B
編碼的并行
10
位數(shù)據(jù)在發(fā)送參考時鐘
TBC
的上升沿被鎖
存，然后將數(shù)據(jù)以參考時鐘的
10
倍頻將串行化并通過
PECL
兼容的電平差分信號進行
傳輸；在接收端，將隱藏在串行數(shù)據(jù)流中的時鐘信號提取出來。該時鐘信號是從發(fā)送端
的時鐘信號經(jīng)過相位內(nèi)插調(diào)整相位關系而來，與
10
位的恢復并行數(shù)據(jù)的字節(jié)邊界對齊，
因此被形象的稱為恢復字節(jié)時鐘
RBC
，如圖
4.12
所示。
4.5.1 時鐘恢復與接收字對齊
在串行數(shù)據(jù)傳輸中，接收端需恢復出正確的字邊界，以實現(xiàn)從串行數(shù)據(jù)流中的恢復
正確的字數(shù)據(jù)。故發(fā)送端在數(shù)據(jù)幀中添加特殊字符，并保證該字符與發(fā)送參考時鐘的相
位關系；接收端監(jiān)測該特殊字符，并調(diào)整接收端時鐘與特殊字符的相位關系，獲取隱藏
在串行數(shù)據(jù)流中的時鐘相位信息，此過程被稱為時鐘數(shù)據(jù)恢復（
CDR
）。通過時鐘數(shù)
據(jù)恢復技術對接受到的數(shù)據(jù)進行重定時（
Retiming
），以消除傳輸過程中積累的抖動，使
系統(tǒng)能夠和發(fā)送端同步工作。時鐘信號能被正確恢復，應具備以下條件：（
1
）恢復時鐘
頻率必須與數(shù)據(jù)傳輸速率相當，即圖
4.12
中
RBC
與
TBC
基于同一時鐘基準產(chǎn)生，需調(diào)
整的僅僅的兩者之間的相位，而頻率是一致的；（2）時鐘與數(shù)據(jù)必須有一個穩(wěn)定的相位
關系。對應措施是在數(shù)據(jù)發(fā)送端建立一個時鐘與數(shù)據(jù)的相位關系，使得時鐘對數(shù)據(jù)信號
進行最佳抽樣（即時鐘上升沿與每個比特的中點重合），從而為接收機提供最大的抖動
容忍；（3）時鐘的抖動必須很小。對應措施是采用精密晶振，且基準時鐘由
FPGA
的
PLL
單元產(chǎn)生，此外，在
FPGA
設計中對時鐘信號進行嚴格性能約束，時鐘約束方法見
參考文獻
[35]
。
目前主要有四種時鐘數(shù)據(jù)恢復方式，它們分別是基于
PLL
、基于
DLL
、基于過采樣
以及基于相位插值?；?
PLL
的
CDR
恢復時鐘精確度比較高，但系統(tǒng)穩(wěn)定性不佳，響
應時間，頻率捕獲時間等較大；基于
DLL
的
CDR
通過鑒頻鑒相器（
PD
）比較接收的
數(shù)據(jù)和輸入?yún)⒖紩r鐘的相位，其出恢復時鐘的積累抖動一般較小，但是調(diào)節(jié)能力有限，
不能處理小頻率的失配；基于過采樣的
CDR
采用判決算法對存儲下來的樣點值進行判
定，從中選出最佳采樣點，其性能取決與過采樣算法；基于相位插值拓撲結構的
CDR
通過鑒相器檢測本地時鐘和輸入數(shù)據(jù)的相位差，然后產(chǎn)生控制信號控制相位插值器獲得
相位正確的時鐘，能快速跟蹤輸入數(shù)據(jù)
[28-33]
。
本文采用由
SerDes
硬件完成的，基于相位插值拓撲結構的
CDR
，通過檢測同步字
符
K28.5
來調(diào)整
RBC
時鐘相位。串并轉(zhuǎn)換器
TLK1221
采用
IEEE 802.3
千兆以太網(wǎng)預定
義的
10
位
K28.5 字符作為字對齊的解決方案。在接收端，時刻監(jiān)測串行數(shù)據(jù)流并與某
個
7
位的同步數(shù)據(jù)流對比。根據(jù)
8B/10B
編碼方案，
K28.5
字符編碼后的結果為
0011 1110
10
，
7
個最高有效位
(0011 111)
與同步數(shù)據(jù)流相一致，因此
K28.5
字符被用來作為字邊界
重新對齊的特殊字符使用。當
K28.5
字符落在期望的字邊界上時，說明
10
位的字邊界
與恢復時鐘
RBC
正確對齊，不需要重新校正對齊；當
K28.5
字符橫跨在期望字邊界上
時，需要重新校正對齊字邊界。在收到
K28.5
字符后，通過重新調(diào)整恢復時鐘與字邊界
的相位關系，當前的數(shù)據(jù)被縮短或延長，數(shù)據(jù)出現(xiàn)損壞，但
K28.5
字符之后的數(shù)據(jù)又重
新對齊了字邊界
[19,31]
。圖
4.13
所示為字邊界重新對齊的波形，最壞的情形是
K28.5
與
RBC0
從原來的上升沿對齊變差到了下降沿對齊。
4.5.3 高速串行通信協(xié)議幀的格式及類型
本課題中，高速串行通信協(xié)議由
FPGA
通過編程實現(xiàn)，隸屬于三層體系架構模型中
的傳輸層。數(shù)據(jù)的傳輸通過將數(shù)據(jù)封裝成幀來進行，幀就是按一定格式組織起來的數(shù)據(jù)。
高速串行通信協(xié)議共包括三種格式的幀，他們分別是數(shù)據(jù)幀、應答幀以及遠程幀。數(shù)據(jù)
幀將數(shù)據(jù)從發(fā)送器傳輸?shù)浇邮掌鳎粦饚墙邮辗皆谑盏揭粋€數(shù)據(jù)幀之后向發(fā)送方發(fā)出
的本次傳輸狀態(tài)的反饋信息；遠程幀由應用層發(fā)出，請求傳感與伺服控制系統(tǒng)發(fā)送相應
的數(shù)據(jù)幀。
1.
數(shù)據(jù)幀
數(shù)據(jù)幀傳輸格式如圖
4.14
所示，由數(shù)據(jù)幀開始標識符
SOF
、數(shù)據(jù)幀結束標識符
EOF
、
32
位的幀頭、
32
位的有效數(shù)據(jù)、字對齊字符
K28.5
及各自的校驗字符組成。其中
32
位
的有效數(shù)據(jù)可以通過幀頭的最高
8
位數(shù)據(jù)長度由
DSP
從
1
到
255
自由配置。對每個
32
位的有效數(shù)而言，傳輸總是以最低
8
位開始，最高
8
位結束。校驗字符由四個
8 位數(shù)據(jù)
相加得到，溢出位自動忽略，因此校驗字符長度也是
8
位。
其中，校驗字符
= Data[7:0]+Data[15:8]+Data[23:16]+Data[31:24]
；數(shù)據(jù)長度字節(jié)代
表該幀數(shù)據(jù)中
32
位的有效數(shù)據(jù)的數(shù)目，由于用
8
位表示其長度，故最大值為
255
；基地
址字節(jié)代表該幀數(shù)據(jù)在數(shù)據(jù)緩存區(qū)中存放的起始地址；有效數(shù)據(jù)塊之間填充字對齊字符
K28.5
，
K28.5
字符字邊界對齊的詳細內(nèi)容已在上文中介紹，此處不再多說；
然而，在每個
32
位的有效數(shù)據(jù)之后都要插入一個字節(jié)的校驗字符，這也就意味著
校驗消耗了五分之一的通信鏈路帶寬。同時，為了對齊正確的字邊界，在每個校驗字符
后面又插入了字對齊字符
K28.5
，連同校驗字符一樣，消耗了有效的通信鏈路帶寬。但
對于高速高可靠性的控制系統(tǒng)而已，這樣的協(xié)議開銷是值得的，也是必須的。
2.
應答幀
接收方在接收完一個完整的數(shù)據(jù)幀之后
,
向發(fā)送方發(fā)送表征數(shù)據(jù)接收情況的一個特
殊幀，這就是應答幀。應答幀總長度固定為兩個字節(jié)，第一個字節(jié)為特殊字符
ATC
，第
二個字節(jié)為接收方的狀態(tài)信息，包括接收方的數(shù)據(jù)校驗狀態(tài)及校驗結果。
3.
遠程幀
遠程幀由應用層發(fā)出，請求遠程傳感與伺服控制子系統(tǒng)將當前傳感器及當前運動位
置數(shù)據(jù)上傳，作為下一伺服周期的計算依據(jù)。遠程幀的長度也是固定的，只有一個字節(jié)，
即遠程請求特殊字符
TTC
。
三種格式的幀用到的特殊字符將在
8B/10B
高速編碼方案一節(jié)詳細介紹。
4.5.4 8B/10B 高速編碼方案
高速光纖通信屬于串行通信方式，數(shù)據(jù)通過差分線路發(fā)送和接收。未經(jīng)編碼的數(shù)據(jù)
會產(chǎn)生直流偏移，這將影響在接收端的信號質(zhì)量，使得時鐘和數(shù)據(jù)的提取變得異常困難。
本文所述系統(tǒng)采用
IBM
提出的標準
8B/10B
編碼方式。在圖
4.15
中，發(fā)送控制器送出的
8
位并行數(shù)據(jù)在送往串并轉(zhuǎn)換器
SerDes
之前必須經(jīng)過
8B/10B
編碼，然后將編碼后的
10
位并行數(shù)據(jù)串行化發(fā)送。
8B/10B
編碼支持
8
位數(shù)據(jù)的
256
種編碼組合，除此之外還有
一些編碼組合用以特殊的功能，故被稱之為特殊字符。采用
8B/10B
編碼的目的是提高
信號在光纖信道上的傳輸特性。該編碼方式保證了串行數(shù)據(jù)流有足夠的跳變密度，從而
有利于接收端的時鐘恢復；最大運行長度（
Run Length
）即連續(xù)的
0
或者
1
的個數(shù)為
5
，
可以有效的抑制串行數(shù)據(jù)流的頻譜范圍和碼間干擾（
ISI, Inter-Symbol Interference
）；由
于
0
和
1
的數(shù)量相同，故達到了直流平衡，提供足夠的驅(qū)動能力
[31,32,35,36,40]
。
8B/10B
編碼方案中，編碼前的傳輸碼由
8
位
A,B,C,D,E,F,G,H
和控制變量
Z
組成。
控制變量
Z
只有兩種取值，
D
和
K
。
D
代表數(shù)據(jù)，
K
代表特殊字符。編碼前傳輸碼用
Zxx.y
的形式命名，
Z
就是指控制變量，
xx
代表二進制數(shù)字按
E, D, C, B, A
的順序所表
示的十進制數(shù)值，
y
代表二進制數(shù)字按
H, G, F
的順序所表示的十進制數(shù)值。比如
K28.5
所表示的編碼前傳輸碼就是
00111101
。按照
8B/10B
編碼規(guī)定，每個編碼前傳輸碼
Zxx.y
都將被劃分為兩個子塊來進行編碼，
A,B,C,D,E
將被編碼位
a,b,c,d,e,i
；
F,G,H
將被編碼
為
g,h, j
。發(fā)送順序為“
a,”
“
b,”
“
c,” “d,” “e,” “i,” “f,” “g,” “h,” “j,”
其中“
a,”
最先發(fā)送，
“j,”
最后發(fā)送，而不是按照字母表順序來發(fā)送，這一點要非常注意。
8B/10B
編碼詳細編碼方式見參考文獻
[22,31-36]
，在此不再贅述，只列出本文中位
置獲取與傳輸系統(tǒng)用到的特殊字符，其余特殊字符暫作保留，待擴展使用。
4.5.5 光纖通信內(nèi)核的實現(xiàn)
光纖通信內(nèi)核包含通信的物理層和傳輸協(xié)議控制層兩個層面，基于
FPGA
和
SerDes
的傳輸模塊，完成數(shù)據(jù)包的傳輸控制，并行串行轉(zhuǎn)換，編解碼、時鐘信號的恢復提取、
字節(jié)的相位對齊等一系列核心的功能。如圖
4.15
所示，通信內(nèi)核包含發(fā)送與接收控制、
編解碼、串并轉(zhuǎn)換、錯誤處理、及數(shù)據(jù)緩沖等模塊。發(fā)送控制器由最上層控制單元
DSP
通過外部存儲器接口
EMIF
進行控制，如被觸發(fā)，立即將保存在發(fā)送
FIFO
中的數(shù)據(jù)，
按照內(nèi)核協(xié)議規(guī)定好的數(shù)據(jù)包格式進行打包，然后再經(jīng)過
8B/10B
編碼，最后在發(fā)送參
考時鐘
TBC
上節(jié)拍下，將并行的數(shù)據(jù)經(jīng)過
SerDes
串行的輸出到光纖通道。接收控制器
則不受最上層控制單元
DSP
的直接控制，其接收邏輯由狀態(tài)機實現(xiàn)，通過檢測幾個特
殊字符來判斷不同的接收邏輯，內(nèi)核用到的特殊編碼字符將在后面詳細介紹。接收控制
器在恢復時鐘
RBC
的節(jié)拍下將串行的數(shù)據(jù)流反串行化之后正確地對齊
10
位數(shù)據(jù)的邊
界，然后經(jīng)過
8B/10B 譯碼，最后將校驗正確的數(shù)據(jù)保存到接收緩沖區(qū)中，同時產(chǎn)生應
答信號，發(fā)送應答字符給對方，表示本次接收已成功完成。數(shù)據(jù)保存到接收緩沖區(qū)之后，
會硬件產(chǎn)生數(shù)據(jù)接收中斷，以告知最上層控制單元
DSP
數(shù)據(jù)接收完畢，可以讀取處理。
在圖
4.15
中，用不同顏色標識的兩個區(qū)域，分別代表發(fā)送時鐘域和接收時鐘域，這兩個
時鐘域由不同的時鐘基準，因此是不相關的，信號在兩個時鐘域直接傳遞就涉及跨時鐘
域信號傳遞的問題。
應答信號由接收時鐘域產(chǎn)生，要傳遞到發(fā)送時鐘域。為了最大限度地減少由于亞穩(wěn)
態(tài)造成的設計失敗，我們采用了兩級同步寄存器鏈，同步寄存器鏈允許額外的時間來讓
亞穩(wěn)態(tài)信號到達一個確定的狀態(tài)，使得設計更加安全
[38]
。
4.5.6 接收控制器和發(fā)送控制器設計
光纖通信內(nèi)核中發(fā)送和接收控制器完成傳輸層協(xié)議，其控制器性能將直接決定整體
光纖通信內(nèi)核數(shù)據(jù)傳輸模型特性。因此，在控制器設計方案中，須充分考慮傳輸協(xié)議開
銷，以及對數(shù)據(jù)傳輸過程的精確時序約束。
如圖
4.16
所示，發(fā)送狀態(tài)機起始處于空閑狀態(tài)，時刻等待來自應用層的發(fā)送指令，
一旦收到相應的指令信息，發(fā)送控制器就將存儲在發(fā)送緩沖區(qū)的數(shù)據(jù)按相應的幀格式進
行組幀，然后進行發(fā)送。發(fā)送過程一旦開始，狀態(tài)機的躍遷只會在同步基準時鐘上升沿
發(fā)生，不涉及任何等待或握手，也不受更上層的影響，嚴格按照高速串行通信協(xié)議規(guī)定
的幀格式和規(guī)范進行傳輸。
如圖
4.17
所示，接收控制器與發(fā)送控制器的設計想類似，系統(tǒng)復位后，狀態(tài)機處于
空閑狀態(tài)時刻監(jiān)控接收通道信息。數(shù)據(jù)幀以
SOF
字符開始，應答幀以
ATC
字符開始，
遠程幀以
TTC 字符開始，因此，一旦檢測到這三個字符的出現(xiàn)，接收控制器開始啟動。
應答幀和遠程幀的接收比較簡單，而數(shù)據(jù)幀的接收相對復雜，因為其中涉及校驗及錯誤
控制機制。接收控制器在接收到
SOF
字符開始，便進入了接收過程，首先接收幀頭及
其校驗，然后接收同步對齊字符，然后開始接收有效數(shù)據(jù)塊，在所有的數(shù)據(jù)塊接收完畢
后，最后接收
EOF
字符，標識一幀數(shù)據(jù)接收完畢。在接收的整個過程中，每次狀態(tài)機
躍遷，都會校驗相應的接收信息是否與協(xié)議幀格式及其規(guī)范相一致，一旦有違背情況發(fā)
生，接收即刻終止，并報告錯誤信息來源及狀態(tài)，準備下一幀數(shù)據(jù)的接收進程。
4.5.7 傳輸機制控制
數(shù)據(jù)傳輸?shù)谋举|(zhì)就是完成發(fā)送方和接收方存儲緩存區(qū)的透明拷貝。本課題中采用
1.25Gbps
的光纖傳輸鏈路構建物理層，提供可靠且電氣隔離的底層物理信號傳輸，并
能有效屏蔽功率驅(qū)動設備噪聲對數(shù)字控制設備影響，數(shù)據(jù)傳輸過程由精確硬件時序控
制，上層控制器并不參與。
主動數(shù)據(jù)傳輸定義了一個基本的數(shù)據(jù)幀收發(fā)過程，以數(shù)據(jù)幀的方式，完成從發(fā)送
FIFO
到接收
FIFO
的透明拷貝。主動數(shù)據(jù)傳輸是從
DSP
到傳感與伺服控制系統(tǒng)。
圖
4.18
描述了主動數(shù)據(jù)傳輸?shù)耐ㄐ艡C制。
遠程數(shù)據(jù)傳輸，是從傳感與伺服控制系統(tǒng)到
DSP
主系統(tǒng)進行的。觸發(fā)傳輸控制的
作用是實現(xiàn)遠程傳感與伺服控制系統(tǒng)實時同步動作，通過遠程幀將同步信息從
DSP
主
系統(tǒng)傳輸?shù)絺鞲袉卧蛩欧刂茊卧?。為減少對測控實時性的損耗，要求遠程幀必須具
備盡可能小的協(xié)議開銷；此外，遠程幀傳輸過程及同步動作時序必須精確明晰。圖
4.19
描述了遠程數(shù)據(jù)傳輸?shù)耐ㄐ艡C制。
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