一、Vivado

1 [IP_Flow 19-3153] Bus Interface ‘clk’: ASSOCIATED_BUSIF bus parameter is missing.
錯誤原因：自定義IP核的時候，clk這個信號沒有 ASSOCIATED_BUSIF 這個屬性
解決辦法：添加對應屬性
參考：鏈接

2.[IP_Flow 19-3157] Bus Interface ‘rst_n’: Bus parameter POLARITY is ACTIVE_LOW but port ‘rst_n’ is not *resetn - please double check the POLARITY setting.
錯誤(警告)原因：信號 rst_n 設置為低有效，但是沒有連接到 aresetn 。這是由于IP核打包器在設計中推斷出了時鐘端口或是復位端口，端口名字應該為resetn/aresetn類似，但我的命名為rst_n
解決辦法：，在.v文件里(源文件)修改端口名字為aresetn即可。

3.mig IP核出現(xiàn) device_temp_i[11:0]
錯誤(警告)原因：嚴格來說不算錯誤，mig IP核在使用的使用沒有使能XDC
解決辦法：使能XDC就好了
參考：Xilinx官網(wǎng)

4.[BD 41-1356] Slave segment </mig_7series_0/memmap/memaddr> is not assigned into address space </sirv_gnrl_icb2axi_0/o_axi>. Please use Address Editor to either assign or exclude it.
錯誤(警告)原因：在使用AXI接口的時候分配
解決辦法：在Address Editor給使用到的AXI接口分配地址空間

5.[Runs 36-527] DCP does not exist: c:/Users/NightVoyager/AppData/Roaming/Xilinx/Vivado/.Xil/Vivado-18748-DESKTOP-GU4F0FG/coregen/design_1_mig_7series_0_2/design_1_mig_7series_0_2.dcp

一加這個信號就報錯
愚蠢的錯誤，probe2沒有連接。。。。

6.[Place 30-574] Poor placement for routing between an IO pin and BUFG. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of this override is highly discouraged. These examples can be used directly in the .xdc file to override this clock rule. < set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets TestV1_i/e203_0/inst/IOBUF_jtag_TCK/O] >
TestV1_i/e203_0/inst/IOBUF_jtag_TCK/IBUF (IBUF.O) is locked to IOB_X0Y240
and TestV1_i/e203_0/inst/dut_io_pads_jtag_TCK_i_ival_BUFG_inst (BUFG.I) is provisionally placed by clockplacer on BUFGCTRL_X0Y31

解決方法：按照提示在約束文件里面添加相應約束即可。

7.[Vivado 12-4739] create_clock:No valid object(s) found for ‘-objects [get_ports CLK50MHZ]’. [“C:/Users/NightVoyager/Desktop/e203ex/fpga/ddr200t/obj/ip/BDTESTV1/TestV1/TestV1.xdc”:9]
警告描述：提示沒有找到 CLK50MHZ 這個管腳。但是在頂層文件里面確實聲明了這個管腳，名字一樣(頂層文件輸入到TESTV1，TESTV1是用BD生成的，這個時鐘用于輸入到MMCP產生兩路低速時鐘)
解決辦法：嘗試將net同時修改為不同的名字
結果：成功解決

(奇葩的BUG)
將原來的
input CLK50MHz; //(頂層文件)

set_property -dict {PACKAGE_PIN G22 IOSTANDARD LVCMOS33} [get_ports CLK50MHz]
create_clock -period 20.000 -name sys_clk_pin -waveform {0.000 10.000} -add [get_ports CLK50MHz] //(約束文件)
改為
input clk_50MHz; //(頂層文件)

set_property -dict {PACKAGE_PIN G22 IOSTANDARD LVCMOS33} [get_ports clk_50MHz]
create_clock -period 20.000 -name sys_clk_pin -waveform {0.000 10.000} -add [get_ports clk_50MHz]

8.Cannot debug net ‘DDR3_addr[0]’; it is not accessible from the fabric routing.
錯誤(警告)描述：在給DDR輸出管腳設置成(mark debug)(使用ILA抓取DDR的輸出管腳的波形)的時候報錯，提示不可以設置成debug管腳。
解決辦法：暫未找到

二、ModelSim

1 Iteration limit reached at time 660 ns
問題描述：在660ns的時候，超出了迭代限制（5000次），問題出在在做浮點加法器的仿真的時候，考慮不周全，當出現(xiàn)0+0的情況是，狀態(tài)一直鎖定在MOVE
解決辦法：檢查修改代碼，若是代碼沒問題可以增加迭代次數(shù)在做嘗試。
出問題的代碼：

修改 Interation Limit的值。

三、WSL

1.WSL2啟動時提示：參考的對象類型不支持嘗試的操作
問題描述：在安裝WSL然后其自動安裝Ubuntu的時候，在創(chuàng)建用戶要求輸入用戶名時報錯 參考的對象類型不支持的操作
問題原因：某些加速器，VPN的socket端口與WSL的端口有沖突導致
解決方法：參考博客參考的對象類型不支持嘗試的操作文章來源地址http://www.zghlxwxcb.cn/news/detail-404272.html

到了這里，關于軟件使用錯誤（警告）記錄（持續(xù)更新）的文章就介紹完了。如果您還想了解更多內容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網(wǎng)！