前言
本文節(jié)選UG471的第二章，進(jìn)行整理翻譯，用于介紹SelectIO資源內(nèi)部的IDELAY資源和IDELAYCTRL資源。
輸入延遲資源 (IDELAY)簡(jiǎn)介
每個(gè) I/O 模塊都包含一個(gè)稱為 IDELAYE2 的可編程延遲原語。 IDELAY 可以連接到 ILOGICE2/ISERDESE2 或 ILOGICE3/ISERDESE2 塊。
IDELAYE2 是一個(gè) 31 抽頭、環(huán)繞式延遲原語，具有校準(zhǔn)的抽頭分辨率。它可以應(yīng)用于組合輸入路徑、注冊(cè)輸入路徑或兩者。 它也可以直接從 FPGA 邏輯訪問。 IDELAY 允許在單個(gè)輸入引腳的基礎(chǔ)上延遲輸入信號(hào)。 抽頭延遲分辨率通過使用 IDELAYCTRL 參考時(shí)鐘連續(xù)校準(zhǔn)，該參考時(shí)鐘來自 7 系列 FPGA 數(shù)據(jù)手冊(cè)中指定的范圍。
IDELAYE2 原語
IDELAYE2 原語的結(jié)構(gòu)如下：
端口說明
| Port Name | Direction | Width | Function |
|---|---|---|---|
| C | Input | 1 | 在 VARIABLE、VAR_LOAD 或 VAR_LOAD_PIPE 模式下使用的時(shí)鐘輸入。 |
| REGRST | Input | 1 | 復(fù)位流水線寄存器。 僅用于 VAR_LOAD_PIPE 模式。 |
| LD | Input | 1 | 將 IDELAYE2 原語加載到 VARIABLE 模式下的預(yù)編程值。 在 VAR_LOAD 模式下，它加載 CNTVALUEIN 的值。 在 VAR_LOAD_PIPE 模式下，它加載當(dāng)前在流水線寄存器中的值。 |
| CE | Input | 1 | 啟用遞增/遞減功能。 |
| INC | Input | 1 | 增加/減少抽頭延遲的數(shù)量。 |
| CINVCTRL | Input | 1 | 動(dòng)態(tài)反轉(zhuǎn)時(shí)鐘 ? 極性。 |
| CNTVALUEIN | Input | 5 | 來自 FPGA 邏輯的計(jì)數(shù)器值，用于動(dòng)態(tài)加載抽頭值。 |
| IDATAIN | Input | 1 | 來自 IBUF 的 IDELAY 數(shù)據(jù)輸入。 |
| DATAIN | Input | 1 | 來自 FPGA 邏輯的 IDELAY 數(shù)據(jù)輸入。 |
| LDPIPEEN | Input | 1 | 使流水線寄存器能夠加載數(shù)據(jù)。 |
| DATAOUT | Output | 1 | 來自兩個(gè)數(shù)據(jù)輸入端口（IDATAIN 或 DATAIN）之一的延遲數(shù)據(jù)。 |
| CNTVALUEOUT | Output | 5 | 計(jì)數(shù)器值進(jìn)入 FPGA 邏輯以監(jiān)控抽頭值。 |
來自 IOB 的數(shù)據(jù)輸入 - IDATAIN
IDATAIN 輸入由其關(guān)聯(lián)的 IOB 驅(qū)動(dòng)。 IDELAY 可以將數(shù)據(jù)驅(qū)動(dòng)到 ILOGICE2/ISERDESE2 或 ILOGICE3/ISERDESE2 模塊，直接進(jìn)入 FPGA 邏輯，或通過 DATAOUT 端口驅(qū)動(dòng)到兩者，延遲由 IDELAY_VALUE 設(shè)置。
來自 FPGA 邏輯的數(shù)據(jù)輸入 - DATAIN
DATAIN 輸入由提供邏輯可訪問延遲線的 FPGA 邏輯直接驅(qū)動(dòng)。 數(shù)據(jù)通過 DATAOUT 端口驅(qū)動(dòng)回 FPGA 邏輯，延遲由 IDELAY_VALUE 設(shè)置。 DATAIN 可以局部反轉(zhuǎn)。 無法將數(shù)據(jù)驅(qū)動(dòng)到 IOB。
數(shù)據(jù)輸出 - DATAOUT
來自兩個(gè)數(shù)據(jù)輸入端口的延遲數(shù)據(jù)。 DATAOUT 可以驅(qū)動(dòng)到 ILOGICE2/ISERDESE2 或 ILOGICE3/ISERDESE2 塊，直接到 FPGA 邏輯，或兩者兼而有之。
時(shí)鐘輸入 - C
IDELAYE2 原語（REGRST、LD、CE 和 INC）的所有控制輸入與時(shí)鐘輸入 ? 同步。 當(dāng) IDELAY 配置為 VARIABLE、VAR_LOAD 或 VAR_LOAD_PIPE 模式時(shí)，必須將時(shí)鐘連接到此端口。 C 可以局部反轉(zhuǎn)，并且必須由全局或區(qū)域時(shí)鐘緩沖器提供。 如果 ODELAYE2 原語與 IDELAYE2 原語在同一個(gè) I/O bank 中使用，C 必須為這兩個(gè)原語使用相同的時(shí)鐘網(wǎng)絡(luò)。
模塊負(fù)載 - LD
在 VARIABLE 模式下，IDELAY 加載端口 LD 加載由 IDELAY_VALUE 屬性設(shè)置的值。 IDELAY_VALUE 屬性的默認(rèn)值為零。
使用默認(rèn)值時(shí)，LD 端口作為 ILDELAY 的異步復(fù)位。
LD 信號(hào)為高電平有效信號(hào)，與輸入時(shí)鐘信號(hào) ? 同步。
在 VAR_LOAD 模式下，IDELAY 加載端口 LD 加載由 CNTVALUEIN 設(shè)置的值。 CNTVALUEIN[4:0] 處的值將是新的抽頭值。 在 VAR_LOAD_PIPE 模式下，IDELAY 加載端口 LD 加載流水線寄存器中當(dāng)前的值。 流水線寄存器中的值將是新的抽頭值。
C 引腳極性切換 - CINVCTRL
CINVCTRL 引腳用于動(dòng)態(tài)切換 C 引腳的極性。 這適用于故障不是問題的應(yīng)用程序。 切換極性時(shí)，不要在兩個(gè)時(shí)鐘周期內(nèi)使用 IDELAY 控制引腳。
計(jì)數(shù)值輸入 - CNTVALUEIN
CNTVALUEIN 引腳用于動(dòng)態(tài)切換可加載抽頭值。
計(jì)數(shù)值輸出 - CNTVALUEOUT
CNTVALUEOUT 引腳用于報(bào)告加載的抽頭值。
流水線寄存器復(fù)位 - REGRST
當(dāng)為高電平時(shí)，該輸入將流水線寄存器復(fù)位為全零。
增量/減量信號(hào) - CE、INC
增量/減量由使能信號(hào) (CE) 控制。 此接口僅在 IDELAY 處于 VARIABLE、VAR_LOAD 或 VAR_LOAD_PIPE 模式時(shí)可用。
只要 CE 保持高電平，IDELAY 就會(huì)在每個(gè)時(shí)鐘 ? 周期遞增或遞減 TIDELAYRESOLUTION。 INC的狀態(tài)決定IDELAY是遞增還是遞減； INC = 1 遞增，INC = 0 遞減，與時(shí)鐘 ? 同步。 如果 CE 為低電平，則無論 INC 的狀態(tài)如何，通過 IDELAY 的延遲都不會(huì)改變。
當(dāng) CE 變?yōu)楦唠娖綍r(shí)，遞增/遞減操作在下一個(gè)時(shí)鐘正沿開始。 當(dāng) CE 變?yōu)榈碗娖綍r(shí)，遞增/遞減操作在下一個(gè)時(shí)鐘正沿停止。
IDELAYE2 原語中的可編程延遲抽頭。 當(dāng)達(dá)到最后一個(gè)抽頭延遲時(shí)（抽頭 31），隨后的增量函數(shù)將返回抽頭 0。這同樣適用于減量函數(shù)：從零開始遞減移動(dòng)到抽頭 31。
VAR_LOAD_PIPE 模式下的流水線寄存器功能在總線結(jié)構(gòu)設(shè)計(jì)中非常有用。 可以使用 LDPIPEEN 一次（流水線）加載單個(gè)延遲，然后使用 LD 引腳將所有延遲同時(shí)更新為新值。
IDELAY 屬性
下表總結(jié)了 IDELAY 屬性。
| Attribute | Value | Default Value | Description |
|---|---|---|---|
| IDELAY_TYPE | String: FIXED, VARIABLE, VAR_LOAD, or VAR_LOAD_PIPE | FIXED | 設(shè)置抽頭延遲線的類型。 FIXED 延遲設(shè)置靜態(tài)延遲值。 VAR_LOAD 動(dòng)態(tài)加載抽頭值。 VARIABLE delay 動(dòng)態(tài)調(diào)整延遲值。 VAR_LOAD_PIPE 類似于 VAR_LOAD 模式，能夠存儲(chǔ) CNTVALUEIN 值以備將來更新。 |
| DELAY_SRC | String: IDATAIN, DATAIN | IDATAIN | IDATAIN：IDELAY 鏈輸入為 IDATAIN DATAIN：IDELAY 鏈輸入為 DATAIN |
| IDELAY_VALUE | Integer: 0 to 31 | 0 | 指定固定模式下的固定延遲抽頭數(shù)或可變模式下的初始起始抽頭數(shù)（輸入路徑）。 當(dāng) IDELAY_TYPE 設(shè)置為 VAR_LOAD 或 VAR_LOAD_PIPE 模式時(shí)，此值將被忽略并假定為零。 |
| HIGH_PERFORMANCE_MODE | Boolean: FALSE or TRUE | TRUE | 當(dāng)為 TRUE 時(shí)，此屬性會(huì)減少輸出抖動(dòng)。 Xilinx Power Estimator 工具對(duì)功耗差異進(jìn)行了量化。 |
| SIGNAL_PATTERN | String: DATA, CLOCK | DATA | 使時(shí)序分析器考慮數(shù)據(jù)或時(shí)鐘路徑中適當(dāng)?shù)难舆t鏈抖動(dòng)量。 |
| REFCLK_FREQUENCY | Real: 190 to 210, 290 to 310, or 390 to 410 | 200 | 設(shè)置時(shí)序分析器用于靜態(tài)時(shí)序分析的抽頭值（以 MHz 為單位）。 290.0 到 310.0 和 390 到 410 的范圍并非在所有速度等級(jí)中都可用。 請(qǐng)參閱 7 系列 FPGA 數(shù)據(jù)表。 |
| CINVCTRL_SEL | Boolean: FALSE or TRUE | FALSE | 啟用 CINVCTRL_SEL 管腳以動(dòng)態(tài)切換 C 管腳的極性。 |
| PIPE_SEL | Boolean: FALSE or TRUE | FALSE | 選擇流水線模式。 僅當(dāng)使用 VAR_LOAD_PIPE 操作模式時(shí)，該屬性才應(yīng)設(shè)置為 TRUE。 |
IDELAY_TYPE 屬性
DELAY_TYPE 屬性設(shè)置使用的延遲類型。
當(dāng) IDELAY_TYPE 屬性設(shè)置為 FIXED 時(shí)，抽頭延遲值固定為 IDELAY_VALUE 屬性設(shè)置確定的抽頭數(shù)。 該值是預(yù)設(shè)值，配置后無法更改。
當(dāng) IDELAY_TYPE 屬性設(shè)置為 VARIABLE 時(shí)，選擇可變抽頭延遲。
可以通過設(shè)置 CE = 1 和 INC = 1 來增加抽頭延遲，或者通過設(shè)置 CE = 1 和 INC = 0 來減少抽頭延遲。增加/減少操作與 C 同步。當(dāng) IDELAY_TYPE 屬性設(shè)置為 VAR_LOAD 或 VAR_LOAD_PIPE 時(shí)，可以更改可變抽頭延遲并動(dòng)態(tài)加載。 可以通過設(shè)置 CE = 1 和 INC = 1 來增加抽頭延遲，或者通過設(shè)置 CE = 1 和 INC = 0 來減少抽頭延遲。遞增/遞減操作與 C 同步。該模式下的 LD 引腳加載在 CNTVALUEIN 上顯示的值 VAR_LOAD 模式或之前在 VAR_LOAD_PIPE 模式下寫入流水線寄存器的值。 這允許動(dòng)態(tài)設(shè)置抽頭值。
IDELAY_VALUE 屬性
IDELAY_VALUE 屬性指定點(diǎn)擊延遲的初始數(shù)量。 可能的值是 0 到 31 之間的任何整數(shù)。默認(rèn)值為 0。 當(dāng)抽頭延遲復(fù)位（通過置位 LD 引腳）時(shí)，抽頭延遲的值恢復(fù)為 IDELAY_VALUE。 在 VARIABLE 模式下，此屬性確定延遲線的初始設(shè)置。 在 VAR_LOAD 或 VAR_LOAD_PIPE 模式下，不使用該屬性，因此延遲線的初始值始終為零。
HIGH_PERFORMANCE_MODE 屬性
當(dāng)為 TRUE 時(shí)，該屬性減少輸出抖動(dòng)。 抖動(dòng)的這種減少導(dǎo)致 IDELAYE2 原語的功耗略有增加。
SIGNAL_PATTERN 屬性
時(shí)鐘和數(shù)據(jù)信號(hào)具有不同的電氣特性，因此會(huì)在 IDELAY 鏈中累積不同數(shù)量的抖動(dòng)。 通過設(shè)置 SIGNAL_PATTERN 屬性，用戶啟用時(shí)序分析器以在計(jì)算時(shí)序時(shí)適當(dāng)?shù)乜紤]抖動(dòng)。 時(shí)鐘信號(hào)本質(zhì)上是周期性的，沒有連續(xù)的 1 或 0 的長(zhǎng)序列，而數(shù)據(jù)本質(zhì)上是隨機(jī)的，可以有長(zhǎng)和短的 1 和 0 序列。
IDELAY 模式
當(dāng)用作 IDELAY 時(shí)，數(shù)據(jù)輸入來自 IBUF 或 FPGA 邏輯，輸出到 ILOGICE2/ISERDESE2 或 ILOGICE3/ISERDESE2。 有四種可用的操作模式：
-
固定延遲模式 (IDELAY_TYPE = FIXED)
在固定延遲模式中，延遲值在配置時(shí)預(yù)設(shè)為屬性 IDELAY_VALUE 確定的抽頭數(shù)。 配置后，此值無法更改。 在此模式下使用時(shí)，IDELAYCTRL 原語必須被實(shí)例化。
-
可變延遲模式（IDELAY_TYPE = VARIABLE）
在可變延遲模式下，延遲值可以在配置后通過操縱控制信號(hào) CE 和 INC 來改變。在該模式下使用時(shí)，IDELAYCTRL 原語必須被實(shí)例化。
下表中描述了在 VARIABLE 模式下使用的控制引腳。
| C | LD | CE | INC | TAP Setting |
|---|---|---|---|---|
| 0 | x | x | x | No Change |
| 1 | 1 | x | x | IDELAY_VALUE |
| 1 | 0 | 0 | x | No Change |
| 1 | 0 | 1 | 1 | Current Value +1 |
| 1 | 0 | 1 | 0 | Current Value –1 |
| 1 | 0 | 0 | 0 | No Change |
-
可加載可變延遲模式 (IDELAY_TYPE = VAR_LOAD)
除了在該模式下具有與 (IDELAY_TYPE = VARIABLE) 相同的功能外，IDELAY 抽頭還可以通過來自 FPGA 邏輯的 5 輸入位 CNTVALUEIN< 4:0 > 加載。 當(dāng) LD 產(chǎn)生脈沖時(shí)，出現(xiàn)在 CNTVALUEIN< 4:0 > 處的值將是新的抽頭值。 由于此功能，IDELAY_VALUE 屬性被忽略。 在此模式下使用時(shí)，IDELAYCTRL 原語必須被實(shí)例化。
下表描述了在 VAR_LOAD 模式下使用的控制引腳。
| C | LD | CE | INC | CNTVALUEIN | CNTVALUEOUT | TAP Setting |
|---|---|---|---|---|---|---|
| 0 | x | x | x | x | No Change | No Change |
| 1 | 1 | x | x | CNTVALUEIN | CNTVALUEIN | CNTVALUEIN |
| 1 | 0 | 0 | x | x | No Change | No Change |
| 1 | 0 | 1 | 1 | x | Current Value +1 | Current Value +1 |
| 1 | 0 | 1 | 0 | x | Current Value –1 | Current Value –1 |
| 1 | 0 | 0 | 0 | 0 | No Change | No Change |
IDELAY 時(shí)序
下表顯示了 IDELAY 開關(guān)特性。
| Symbol | Description |
|---|---|
| TIDELAYRESOLUTION | IDELAY抽頭分辨率 |
| TICECK/TICKCE | 相對(duì)于 C的CE 引腳建立/保持時(shí)間 |
| TIINCCK/TICKINC | 相對(duì)于 C的INC 引腳建立/保持時(shí)間 |
| TIRSTCK/TICKRST | 相對(duì)于 C 的 LD 引腳建立/保持時(shí)間 |
示例時(shí)序
下圖顯示了 IDELAY（IDELAY_TYPE = VARIABLE、IDELAY_VALUE = 0 和 DELAY_SRC = IDATAIN）時(shí)序圖。
時(shí)鐘事件 1
在 C 的上升沿，檢測(cè)到復(fù)位（LD 為高電平），導(dǎo)致輸出 DATAOUT 選擇抽頭 0 作為 31 抽頭鏈的輸出。
時(shí)鐘事件 2
在 C 的上升沿捕獲 CE 和 INC 上的脈沖。這表示增量操作。 輸出從抽頭 0 到抽頭 1 無毛刺地變化。
時(shí)鐘事件 3
CE 和 INC 不再有效，從而完成遞增操作。 輸出無限期地保持在抽頭 1，直到 LD、CE 或 INC 引腳上有進(jìn)一步的活動(dòng)。
VAR_LOAD 模式
下圖顯示了 VAR_LOAD 模式下的 IDELAY 時(shí)序圖。
時(shí)鐘事件 0
在 LD 產(chǎn)生脈沖之前，抽頭設(shè)置和因此 CNTVALUEOUT 處于未知值。
時(shí)鐘事件 1
在 C 的上升沿，LD 被檢測(cè)為高電平，導(dǎo)致輸出 DATAOUT 具有由 CNTINVALUE 定義的延遲，并將抽頭設(shè)置更改為抽頭 2。更新 CNTVALUEOUT 以表示新的抽頭值。
時(shí)鐘事件 2
在 C 的上升沿捕獲 CE 和 INC 上的脈沖。這表示增量操作。 輸出從抽頭 2 到抽頭 3 無毛刺地變化。CNTVALUEOUT 被更新以表示新的抽頭值。
時(shí)鐘事件 3
在 C 的上升沿，LD 被檢測(cè)為高電平，導(dǎo)致輸出 DATAOUT 被 CNTINVALUE 延遲。 CNTVALUEOUT 顯示抽頭設(shè)置的值。
輸出將無限期地保持在抽頭 10，直到 LD、CE 或 INC 引腳上有進(jìn)一步的活動(dòng)。
遞增/遞減操作后的穩(wěn)定性
下圖顯示了響應(yīng) INC 和 CE 命令時(shí)從抽頭 0 變?yōu)槌轭^ 1 的延遲線。 顯然，當(dāng)抽頭 0 處的數(shù)據(jù)值與抽頭 1 處的數(shù)據(jù)值不同時(shí)，輸出必須改變狀態(tài)。 但是，當(dāng)抽頭 0 和抽頭 1 處的數(shù)據(jù)值相同（例如，兩者均為 0 或均為 1）時(shí)，從抽頭 0 到抽頭 1 的轉(zhuǎn)換不會(huì)導(dǎo)致輸出出現(xiàn)故障或中斷。 通過想象接收器數(shù)據(jù)信號(hào)通過 IDELAY 抽頭鏈，可以更好地理解這個(gè)概念。 如果抽頭 0 和抽頭 1 都在接收器數(shù)據(jù)眼圖的中心附近，那么在抽頭 0 處采樣的數(shù)據(jù)將與在抽頭 1 處采樣的數(shù)據(jù)沒有什么不同。在這種情況下，從抽頭 0 到抽頭 1 的轉(zhuǎn)換不會(huì)導(dǎo)致 更改為輸出。 為確保這種情況，IDELAY 的遞增/遞減操作被設(shè)計(jì)為無毛刺。 同樣的解釋也適用于圖 2-13 中所示的 VAR_LOAD 行為。 然而，VAR_LOAD 確實(shí)提供了將延遲更改不止一次的可能性，這可能會(huì)導(dǎo)致采樣點(diǎn)遠(yuǎn)離當(dāng)前眼圖中心點(diǎn)。
因此，用戶可以在實(shí)時(shí)用戶數(shù)據(jù)通過 IDELAYE2 原語時(shí)實(shí)時(shí)動(dòng)態(tài)調(diào)整 IDELAY 抽頭設(shè)置。 只要當(dāng)前延遲線值接近接收數(shù)據(jù)眼圖的中間，這些調(diào)整就不會(huì)中斷實(shí)時(shí)用戶數(shù)據(jù)。
當(dāng)在時(shí)鐘信號(hào)路徑中使用 IDELAYE2 原語時(shí)，無毛刺行為也適用。 調(diào)整抽頭設(shè)置不會(huì)導(dǎo)致輸出出現(xiàn)毛刺或中斷，前提是延遲線值不在接收到的時(shí)鐘信號(hào)中看到的邊沿附近。 在這種情況下，可以調(diào)整時(shí)鐘路徑中 IDELAYE2 原語的抽頭設(shè)置，而不會(huì)中斷任何時(shí)鐘管理元素或可能在該時(shí)鐘上運(yùn)行的狀態(tài)機(jī)。
IDELAYCTRL簡(jiǎn)介
IDELAYCTRL 概述
如果實(shí)例化 IDELAYE2 或 ODELAYE2 原語，則還必須實(shí)例化 IDELAYCTRL 模塊。 IDELAYCTRL 模塊連續(xù)校準(zhǔn)其區(qū)域內(nèi)的各個(gè)延遲抽頭 (IDELAY/ODELAY)，以減少工藝、電壓和溫度變化的影響。 IDELAYCTRL 模塊使用用戶提供的 REFCLK 校準(zhǔn) IDELAY 和 ODELAY。
IDELAYCTRL 原語
下圖顯示了 IDELAYCTRL 原語。
IDELAYCTRL 端口
RST - 復(fù)位
復(fù)位輸入引腳 (RST) 是高電平有效異步復(fù)位。 為確保 IDELAY 和 ODELAY 正常運(yùn)行，IDELAYCTRL 必須在配置后復(fù)位并且 REFCLK 信號(hào)穩(wěn)定。 需要一個(gè)復(fù)位脈沖寬度 、TIDELAYCTRL_RPW。
REFCLK - 參考時(shí)鐘
參考時(shí)鐘 (REFCLK) 為 IDELAYCTRL 提供時(shí)間參考，以校準(zhǔn)同一區(qū)域中的所有 IDELAY 和 ODELAY 模塊。 該時(shí)鐘必須由全局或水平時(shí)鐘緩沖器（BUFG 或 BUFH）驅(qū)動(dòng)。 REFCLK 必須為 FIDELAYCTRL_REF ± 指定的 ppm 容差 (IDELAYCTRL_REF_PRECISION)，以保證指定的 IDELAY 和 ODELAY 分辨率 (TIDELAYRESOLUTION)。 REFCLK 可以直接從用戶提供的源或 MMCM 提供，并且必須在全局時(shí)鐘緩沖器上布線。
RDY - 就緒
就緒 (RDY) 信號(hào)指示何時(shí)校準(zhǔn)特定區(qū)域中的 IDELAY 和 ODELAY 模塊。 如果 REFCLK 保持高電平或低電平超過一個(gè)時(shí)鐘周期，則 RDY 信號(hào)無效。 如果 RDY 置低，則必須復(fù)位 IDELAYCTRL 模塊。 實(shí)現(xiàn)工具允許 RDY 不連接/忽略。 圖 2-15 說明了 RDY 和 RST 之間的時(shí)序關(guān)系。
IDELAYCTRL 時(shí)序
下表顯示了 IDELAYCTRL 開關(guān)特性。
| Symbol | Description |
|---|---|
| F IDELAYCTRL_REF | REFCLK 頻率 |
| IDELAYCTRL_REF_PRECISION | REFCLK 精度 |
| T IDELAYCTRLCO_RDY | 重置/啟動(dòng)時(shí)間，以準(zhǔn)備好 IDELAYCTRL |
如圖 2-15 所示，7 系列 FPGA IDELAYCTRL RST 為邊沿觸發(fā)信號(hào)。
IDELAYCTRL 位置
IDELAYCTRL 模塊存在于每個(gè)時(shí)鐘區(qū)域的每個(gè) I/O 列中。 IDELAYCTRL 模塊校準(zhǔn)其時(shí)鐘區(qū)域內(nèi)的所有 IDELAYE2 和 ODELAYE2 模塊。
圖 2-16 說明了 IDELAYCTRL 模塊的相對(duì)位置。文章來源：http://www.zghlxwxcb.cn/news/detail-401641.html
文章來源地址http://www.zghlxwxcb.cn/news/detail-401641.html
reference
- UG471
到了這里，關(guān)于FPGA - 7系列 FPGA內(nèi)部結(jié)構(gòu)之SelectIO -04- 邏輯資源之IDELAY和IDELAYCTRL的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
