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Modelsim編譯報錯“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitt”

2年前作者：花飛揮分類：Toy博客閱讀(21)違法舉報

這篇具有很好參考價值的文章主要介紹了Modelsim編譯報錯“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitt”。希望對大家有所幫助。如果存在錯誤或未考慮完全的地方，請大家不吝賜教，您也可以點(diǎn)擊"舉報違法"按鈕提交疑問。

Modelsim編譯報錯“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.”

今天在進(jìn)行使用modelsim進(jìn)行仿真，在編譯過程中遇見了報錯“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitted in Verilog.”

在經(jīng)過查詢資料之后發(fā)現(xiàn)了錯誤出現(xiàn)的原因：endtask后邊不能添加;。
更改過程如下圖所示：
extra semicolon found. this is permitted in systemverilog, but not permitted,fpga開發(fā)
更改后結(jié)果如下圖所示：

將分號;去掉之后就編譯成功了。文章來源地址http://www.zghlxwxcb.cn/news/detail-771923.html

到了這里，關(guān)于Modelsim編譯報錯“(vlog-2401) Extra semicolon found. This is permitted in SystemVerilog, but not permitt”的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！

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