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題目

核心思路

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題目

用D觸發(fā)器搭建4進制的計數(shù)器

核心思路

本題目主要考察了數(shù)字電路基礎(chǔ)中的計數(shù)器設(shè)計。

題目看上去很簡單，要求實現(xiàn)一個4進制的計數(shù)器，但要用D觸發(fā)器來搭建，這顯然不會像寫Verilog實現(xiàn)一樣容易，所以我們要用數(shù)字電路中的傳統(tǒng)方法來設(shè)計。

4進制計數(shù)器必須有4個不同的狀態(tài)，所以需要兩個D觸發(fā)器組成這個電路。電路的狀態(tài)表如下所示：

電路次態(tài)的卡諾圖如下所示：

計數(shù)器的狀態(tài)方程為：Q*0 = Q’1Q’0 | Q1Q’0 = Q’0、Q*1 = Q’1Q0 | Q1Q’0

輸出方程為：C = Q1Q0

將D觸發(fā)器的特性方程Q(n+1) = D(n)（Q*0是Q0的次態(tài)，所以Q*0 = D0，同理Q*1 = D1）代入上面計數(shù)器的狀態(tài)方程得到下面的關(guān)系：D0 = Q’0、D1 = Q’1Q0 | Q1Q’0

答案

//---------------------------------01module
test(02inputwireclk,03inputwirerst_n,0405outputwire[1:0]counter06);
0708reg Q1, Q0;09wireD1, D0;
1011always@(posedge clkornegedge rst_n)12if(!rst_n)13 Q0<=1'b0;
14else15 Q0<= D0;
1617always@(posedge clkornegedge rst_n)18if(!rst_n)19 Q1<=1'b0;
20else21 Q1<= D1;
2223assign D0=~Q0;24assign D1=(~Q1&Q0)|(Q1&(~Q0));
25assign counter={Q1,Q0};
2627endmodule//---------------------------------

第1節(jié) 什么是 FPGA
FPGA 的全稱為 Field-Programmable Gate Array，即現(xiàn)場可編程門陣列。 FPGA 是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物， 是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 簡而言之， FPGA 就是一個可以通過編程來改變內(nèi)部結(jié)構(gòu)的芯片。

FPGA 功能實現(xiàn)：需要通過編程即設(shè)計硬件描述語言，經(jīng)過 EDA 工具編譯、綜合、布局布線成后轉(zhuǎn)換為可燒錄的文件，
最終加載到 FPGA 器件中去，改變 FPGA 內(nèi)部的連線，最終完成所實現(xiàn)的功能。

FPGA 性能對比：FPGA 相比于單片機、 CPU 等集成電路芯片擁有效率更高、功耗更低的特點，但是易于開發(fā)程度遠遠不如單片機、 CPU； 在數(shù)字芯片設(shè)計領(lǐng)域， FPGA 雖然相比 ASIC 具有更短的開發(fā)周期與開發(fā)難度， 但是其存在著成本過高、性能較差并且在資源的利用率上遠不及 ASIC 等問題，不能真正的替代 ASIC。

第2節(jié) FPGA 的基本結(jié)構(gòu)
FPGA 可編程的特性決定了其實現(xiàn)數(shù)字邏輯的結(jié)構(gòu)不能像專用 ASIC 那樣通過固定的邏輯門電路來完成，而只能采用一種可以重復配置的結(jié)構(gòu)來實現(xiàn)， 而查找表(LUT)可以很好地滿足這一要求，目前主流的 FPGA 芯片仍是基于 SRAM 工藝的查找表結(jié)構(gòu)。

FPGA 芯片參數(shù)指標：包含可編程邏輯模塊的數(shù)量、固定功能邏輯模塊（如乘法器）的數(shù)目及存儲器資源（如嵌入式 RAM）的大小。

在最底層的可配置邏輯模塊（如片上的邏輯單元） 上，存在著基本的兩種部件：觸發(fā)器和查找表（ LUT） ， 而觸發(fā)器和查找表的組合方式不同，是各個 FPGA 家族之間區(qū)別的重要依據(jù)， 并且查找表本身的結(jié)構(gòu)也可能各不相同（ 有 4 輸入或 6 輸入或其他）。

查找表（ Look-Up-Table）簡稱為 LUT， 其本質(zhì)上就是一個 RAM。目前 FPGA 內(nèi)部中多使用 4輸入的 LUT，每一個 LUT 可以看成一個有 4 位地址線的 RAM。

當用戶在 EDA 工具上通過原理圖或 硬件描述語言設(shè)計了一個邏輯電路以后， FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM 中。 這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查找表操作， 通過地址找到對應(yīng)的 RAM 中的結(jié)果， 最后將其輸出。以實現(xiàn)數(shù)字邏輯 Y=A&B&C 的功能為例。如果是在專用 ASIC 中，為了實現(xiàn)該邏輯，邏輯門都已經(jīng)事先確定好， Y 的輸出值為兩個邏輯與運算后的結(jié)果，其基本的實現(xiàn)結(jié)構(gòu)如下圖所示：

對Y=A&B&C 的 利用FPGA 實現(xiàn)基本結(jié)構(gòu) ：

第3節(jié) 更為復雜的 FPGA 架構(gòu)
隨著技術(shù)的發(fā)展和工藝節(jié)點的進步， FPGA 的容量和性能在不斷提高的同時， 其功耗卻不斷的優(yōu)化減少。 2006 年以前四輸入查找表一直被廣泛使用， 在一些高端器件可能會用上六輸入、八輸入或更多輸入端口的查找表。 而一個多輸入的查找表又可以分解成較小輸入的查找表， 即能夠分裂成許多更小的功能。 例如一個八輸入的查找表可以分解成兩個四輸入的查找表或分解成一個三輸入加一個五輸入的查找表。在實際的高端器件中，這種可編程構(gòu)造可以描述相當于百萬級（有時甚至千萬級）的原始邏輯門。

在 FPGA 內(nèi)部，利用 FPGA 的可編程性在芯片內(nèi)部構(gòu)造實現(xiàn)了一個計數(shù)器邏輯，有著“軟內(nèi)核”與“硬內(nèi)核”之分。

軟內(nèi)核（軟功能）：在構(gòu)造計數(shù)器邏輯過程中使用到的功能便可以被稱為軟功能。

硬內(nèi)核（硬功能）：功能若是直接利用芯片實現(xiàn)的，則是利用了芯片內(nèi)部的硬功能。

軟內(nèi)核與硬內(nèi)核之間優(yōu)勢互補，軟內(nèi)核的優(yōu)勢在于可以在利用芯片資源的基礎(chǔ)上利用編程設(shè)計讓其完成需要實現(xiàn)的任何功能（注意是數(shù)字功能，不包括模擬功能）。 而**硬內(nèi)核由于是實現(xiàn)固定功能的器件，因此其優(yōu)勢在于資源利用率高且功耗較低， 占用硅片的面積也較小， 并具有較高的性能。最重要的區(qū)別**在于：與軟內(nèi)核相比硬內(nèi)核可用于實現(xiàn)模擬功能， 例如鎖相環(huán)的倍頻功能，這個功能需要在模擬電路下實現(xiàn)，所以這一部分是在 FPGA 內(nèi)部用硬件來實現(xiàn)的 。文章來源地址http://www.zghlxwxcb.cn/news/detail-764781.html

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