在FPGA實(shí)現(xiàn)卷積編解碼的過程中，如何有效的利用FPGA資源并加快信號(hào)處理的過程，關(guān)系到無線通信系統(tǒng)能夠處理信息的帶寬，即一定程度上決定了系統(tǒng)的業(yè)務(wù)能力。以下分析能夠優(yōu)化系統(tǒng)性能的方法。
- 提高FPGA系統(tǒng)的處理速度，即時(shí)鐘速度。提高時(shí)鐘速度能一定程度的加快信號(hào)處理過程，但是這種方法收到硬件的制約，如FPGA芯片能夠支持的最大時(shí)鐘、硬件板卡的元器件布局、硬件板卡的PCB布線、整個(gè)硬件系統(tǒng)的功耗等等。
- 在Verilog HDL編碼過程中，可以適當(dāng)提高部分模塊的時(shí)鐘處理速度，如并串轉(zhuǎn)換模塊、串并轉(zhuǎn)換模塊、維特比譯碼模塊等，這種辦法不會(huì)給硬件增加太多功耗，是一種以資源換速度的辦法，對(duì)于不同時(shí)鐘處理速度的模塊之間的銜接用FPGA中的FIFO IP核實(shí)現(xiàn)，輸入輸出信號(hào)不會(huì)相互影響，且數(shù)據(jù)不會(huì)出現(xiàn)丟失的情況。
- 當(dāng)無線通信系統(tǒng)一次性傳輸?shù)男畔⑻L(zhǎng)時(shí)，如果串行處理，那么處理過程中的耗時(shí)就會(huì)成倍增加，這時(shí)能夠采用并行處理的方法，例如維特比譯碼時(shí)，可以事先規(guī)定一長(zhǎng)度之內(nèi)的信息就用串行方法處理，否則就進(jìn)行分段處理，分段后進(jìn)行并行的譯碼處理，這樣信號(hào)傳輸完成了維特比譯碼也就基本結(jié)束了。
以下具體分析維特比譯碼處理的優(yōu)化方法，本節(jié)大致從兩個(gè)方面優(yōu)化維特比譯碼算法，一是在維特比譯碼前基于FIFO分塊機(jī)制分時(shí)復(fù)用維特比譯碼模塊，在加快譯碼的同時(shí)降低實(shí)現(xiàn)的復(fù)雜度；二是針對(duì)維特比譯碼模塊中的分支度量生成、加比選（ACS）、尋找譯碼結(jié)果等部分，提出低復(fù)雜度易實(shí)現(xiàn)且耗時(shí)少的實(shí)現(xiàn)結(jié)構(gòu)
1、FIFO分塊機(jī)制
為了降低卷積碼譯碼的時(shí)延，在FPGA實(shí)現(xiàn)中提高信號(hào)處理的速度（即時(shí)鐘）是一種常用的方法，按照信號(hào)速率、信號(hào)長(zhǎng)度、FPGA能夠進(jìn)行信號(hào)處理的最大時(shí)鐘速率進(jìn)行塊劃分，將譯碼器的效率發(fā)揮到最大。分塊機(jī)制為基于分時(shí)復(fù)用維特比譯碼器的FIFO（先進(jìn)先出）分塊方法，具體實(shí)現(xiàn)框圖如下圖所示：
FIFO分塊機(jī)制實(shí)現(xiàn)結(jié)構(gòu)文章來源：http://www.zghlxwxcb.cn/news/detail-726519.html
由上圖可知，F(xiàn)IFO分塊機(jī)制共包含F(xiàn)IFO存儲(chǔ)模塊、分塊選擇控制模塊、重疊數(shù)據(jù)處理模塊，即存入FIFO的時(shí)鐘為信息傳輸速率，F(xiàn)IFO的取數(shù)速率為譯碼處理時(shí)鐘速率。因?yàn)閿?shù)據(jù)的分塊會(huì)導(dǎo)致譯碼器狀態(tài)不連續(xù)，為了使得譯碼器狀態(tài)連續(xù)，所以需要在兩個(gè)塊之間插入重疊區(qū)域（重疊數(shù)據(jù)存儲(chǔ)）。因?yàn)镕IFO是先進(jìn)先出，從中取數(shù)后就空了，所以需要建立一個(gè)存儲(chǔ)空間當(dāng)作重疊區(qū)域使用，存儲(chǔ)空間的文章來源地址http://www.zghlxwxcb.cn/news/detail-726519.html
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