一、問題描述
這項(xiàng)練習(xí)是module_shift移位寄存器的延伸。模塊端口不是只有單個(gè)引腳，我們現(xiàn)在有以向量作為端口的模塊，您將在其上附加線向量而不是普通線網(wǎng)數(shù)據(jù)。與 Verilog 中的其他位置一樣，端口的向量長(zhǎng)度不必與連接到它的導(dǎo)線匹配，但這會(huì)導(dǎo)致向量的零填充或截?cái)?。本練?xí)不使用向量長(zhǎng)度不匹配的連接。
您將獲得一個(gè)具有兩個(gè)輸入和一個(gè)輸出的模塊 my_dff8 （實(shí)現(xiàn)一組 8 D 觸發(fā)器）。實(shí)例化其中三個(gè)，然后將它們鏈接在一起，形成長(zhǎng)度為 3 的 8 位寬移位寄存器。此外，創(chuàng)建一個(gè) 4 對(duì) 1 多路復(fù)用器（未提供），該多路復(fù)用器根據(jù)以下條件 sel[1:0] 選擇要輸出的內(nèi)容：輸入 d 處的值、第一個(gè) d 觸發(fā)器輸出、第二個(gè)或第三個(gè) D 觸發(fā)器的輸出。（實(shí)質(zhì)上，選擇延遲輸入的周期數(shù)， sel 從零到三個(gè)時(shí)鐘周期。
提供給您的模塊是： module my_dff8 ( input clk, input [7:0] d, output [7:0] q );文章來源：http://www.zghlxwxcb.cn/news/detail-716672.html
未提供多路復(fù)用器。一種可能的編寫方法是在 always 塊內(nèi)使用 case 語(yǔ)句。文章來源地址http://www.zghlxwxcb.cn/news/detail-716672.html
到了這里，關(guān)于hdlbits系列verilog解答（8位寬移位寄存器）-24的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
