1、前言

目前網(wǎng)上的fpga實(shí)現(xiàn)udp基本生態(tài)如下：
1：verilog編寫(xiě)的udp收發(fā)器，但不帶ping功能，這樣的代碼功能正常也能用，但不帶ping功能基本就是廢物，在實(shí)際項(xiàng)目中不會(huì)用這樣的代碼，試想，多機(jī)互聯(lián)，出現(xiàn)了問(wèn)題，你的網(wǎng)卡都不帶ping功能，連基本的問(wèn)題排查機(jī)制都不具備，這樣的代碼誰(shuí)敢用？
2：帶ping功能的udp收發(fā)器，代碼優(yōu)秀也好用，但基本不開(kāi)源，不會(huì)提供源碼給你，這樣的代碼也有不足，那就是出了問(wèn)題不知道怎么排查，畢竟你沒(méi)有源碼，無(wú)可奈何；
3：使用了Xilinx的Tri Mode Ethernet MAC三速網(wǎng)IP實(shí)現(xiàn)，這樣的代碼也很優(yōu)秀，但還是那個(gè)問(wèn)題，沒(méi)有源碼，且三速網(wǎng)IP需要licence，三速網(wǎng)IP實(shí)現(xiàn)了rgmii到gmii再到axis的轉(zhuǎn)換；
4：使用FPGA的GTX資源利用SFP光口實(shí)現(xiàn)UDP，通信，這種方案不需要外接網(wǎng)絡(luò)變壓器即可完成，本方案就是此種設(shè)計(jì)；

本設(shè)計(jì)調(diào)用Xilinx的Tri Mode Ethernet MAC三速網(wǎng)IP，使用UDP協(xié)議棧實(shí)現(xiàn)UDP通信的MAC層設(shè)計(jì)，調(diào)用Xilinx官方的1G/2.5G Ethernet PCS/PMA or SGMII IP核實(shí)現(xiàn)了網(wǎng)絡(luò)變壓器的功能，從而實(shí)現(xiàn)無(wú)需外掛網(wǎng)絡(luò)芯片即可實(shí)現(xiàn)UDP通信的方案；該UDP該協(xié)議棧目前并不開(kāi)源，只提供網(wǎng)表文件，但不影響使用，該協(xié)議棧帶有用戶接口，使得用戶無(wú)需關(guān)心復(fù)雜的UDP協(xié)議而只需關(guān)心簡(jiǎn)單的用戶接口時(shí)序即可操作UDP收發(fā)，非常簡(jiǎn)單；本設(shè)計(jì)通過(guò)一個(gè)fifo實(shí)現(xiàn)UDP數(shù)據(jù)的回環(huán)收發(fā)，并在電腦端使用網(wǎng)絡(luò)調(diào)試助手進(jìn)行UDP收發(fā)驗(yàn)證；

本設(shè)計(jì)經(jīng)過(guò)反復(fù)大量測(cè)試穩(wěn)定可靠，可在項(xiàng)目中直接移植使用，工程代碼可綜合編譯上板調(diào)試，可直接項(xiàng)目移植，適用于在校學(xué)生、研究生項(xiàng)目開(kāi)發(fā)，也適用于在職工程師做項(xiàng)目開(kāi)發(fā)，可應(yīng)用于醫(yī)療、軍工等行業(yè)的數(shù)字通信領(lǐng)域；
提供完整的、跑通的工程源碼和技術(shù)支持；
工程源碼和技術(shù)支持的獲取方式放在了文章末尾，請(qǐng)耐心看到最后；

版本更新說(shuō)明

此版本為第2版，根據(jù)讀者的建議，對(duì)第1版工程做了如下改進(jìn)和更新：
1：增加了工程移植的簡(jiǎn)單說(shuō)明；
2：增加了Tri Mode Ethernet MAC IP核的使用、更新、修改等說(shuō)明，以單獨(dú)文檔形式放在了資料包中；

免責(zé)聲明

本工程及其源碼即有自己寫(xiě)的一部分，也有網(wǎng)絡(luò)公開(kāi)渠道獲取的一部分(包括CSDN、Xilinx官網(wǎng)、Altera官網(wǎng)等等)，若大佬們覺(jué)得有所冒犯，請(qǐng)私信批評(píng)教育；基于此，本工程及其源碼僅限于讀者或粉絲個(gè)人學(xué)習(xí)和研究，禁止用于商業(yè)用途，若由于讀者或粉絲自身原因用于商業(yè)用途所導(dǎo)致的法律問(wèn)題，與本博客及博主無(wú)關(guān)，請(qǐng)謹(jǐn)慎使用。。。

2、我這里已有的以太網(wǎng)方案

目前我這里有大量UDP協(xié)議的工程源碼，包括UDP數(shù)據(jù)回環(huán)，視頻傳輸，AD采集傳輸?shù)?，也有TCP協(xié)議的工程，還有RDMA的NIC 10G 25G 100G網(wǎng)卡工程源碼，對(duì)網(wǎng)絡(luò)通信有需求的兄弟可以去看看：直接點(diǎn)擊前往
其中千兆TCP協(xié)議的工程博客如下：
直接點(diǎn)擊前往

3、詳細(xì)設(shè)計(jì)方案

在講述設(shè)計(jì)方案之前，我們先來(lái)看看FPGA實(shí)現(xiàn)UDP通信方案應(yīng)具備什么條件，大體如下：

1：用戶邏輯:
開(kāi)發(fā)者需要收發(fā)的實(shí)際數(shù)據(jù)，可以以多種形勢(shì)存在，比如自定義格式、AXIS數(shù)據(jù)流格式等等，用戶邏輯的接口時(shí)序必須與MAC層的接口時(shí)序一致；
2：MAC層
主要由UDP、IP、ARP、ICMP等具體的協(xié)議邏輯組成，實(shí)現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)的組包與拆包，相當(dāng)于做了軟件里Sockte做的事兒，Sockte依賴CPU做網(wǎng)絡(luò)數(shù)據(jù)包，而這里的MAC層直接使用硬件資源做網(wǎng)絡(luò)數(shù)據(jù)包，解放了網(wǎng)絡(luò)數(shù)據(jù)包對(duì)CPU的奴役，在當(dāng)今時(shí)髦兒的RDMA中得以完美體現(xiàn)。。。本設(shè)計(jì)的MAC層采用米聯(lián)客的UDP協(xié)議棧，關(guān)于這部分，請(qǐng)參考我之前寫(xiě)的文章
3：網(wǎng)絡(luò)變壓器
主要由PCS/PMA組成，PCS主要實(shí)現(xiàn)并行數(shù)據(jù)的編解碼，比如經(jīng)典的8b/10編解碼，PMA主要實(shí)現(xiàn)并串/串并轉(zhuǎn)換，輸出接口是高速差分信號(hào)，可直接與SFP或者RG45網(wǎng)口連接；
4：RJ45網(wǎng)口：俗稱水晶頭，插網(wǎng)線的。。。
5：遠(yuǎn)端節(jié)點(diǎn)
本FPGA開(kāi)發(fā)板可以理解為一個(gè)網(wǎng)卡，遠(yuǎn)端節(jié)點(diǎn)就是與之連接的另一個(gè)網(wǎng)卡；

本設(shè)計(jì)與上述傳統(tǒng)的FPGA實(shí)現(xiàn)UDP方案不同的是網(wǎng)絡(luò)變壓器部分，前面的網(wǎng)絡(luò)變壓器是真實(shí)的網(wǎng)絡(luò)PHY芯片，比如我常用到的RTL8211、B50610、88E1518等等；本設(shè)計(jì)沒(méi)有用到網(wǎng)絡(luò)變壓器，而是調(diào)用Xilinx官方的1G/2.5G Ethernet PCS/PMA or SGMII IP核實(shí)現(xiàn)了網(wǎng)絡(luò)變壓器的功能，通過(guò)SFP光口輸出實(shí)現(xiàn)與遠(yuǎn)端節(jié)點(diǎn)的連接，設(shè)計(jì)框圖如下：

1G/2.5G Ethernet PCS/PMA or SGMII

1G/2.5G Ethernet PCS/PMA or SGMII實(shí)現(xiàn)了類似于網(wǎng)絡(luò)PHY芯片的功能，其功能框圖如下：

接收端：
數(shù)據(jù)首先經(jīng)過(guò)GT資源解串，將串行數(shù)據(jù)解為并行數(shù)據(jù)；然后經(jīng)過(guò)彈性Buffer做數(shù)據(jù)緩沖處理，主要是為了去頻偏，使板與板之間的數(shù)據(jù)穩(wěn)定，然后進(jìn)行8b/10b解碼，恢復(fù)正常數(shù)據(jù)；然后經(jīng)過(guò)PCS接收同步器，對(duì)數(shù)據(jù)進(jìn)行跨時(shí)鐘處理，同步到GMII時(shí)序下；最后將數(shù)據(jù)放入GMII總線下輸出；
發(fā)送端：
發(fā)送端則簡(jiǎn)單得多，輸入時(shí)序?yàn)镚MII；然后進(jìn)入PCS發(fā)送引擎；然后對(duì)數(shù)據(jù)進(jìn)行8b/10b編碼；最后放入GT串化后輸出；

本設(shè)計(jì)在電腦端使用網(wǎng)絡(luò)調(diào)試助手和開(kāi)發(fā)板通信，實(shí)現(xiàn)UDP數(shù)據(jù)環(huán)回試驗(yàn)，本設(shè)計(jì)沒(méi)有使用外接網(wǎng)絡(luò)變壓器，而是調(diào)用Xilinx官方的1G/2.5G Ethernet PCS/PMA or SGMII IP核，利用SFP光口輸出的形式完成。1G/2.5G Ethernet PCS/PMA or SGMII配置為1G，其與MAC的接口為GMII，配置如下：



1G/2.5G Ethernet PCS/PMA or SGMII可運(yùn)行于1G和2.5G線速率，對(duì)GT時(shí)鐘有嚴(yán)格研究，按照官方數(shù)據(jù)手冊(cè)，運(yùn)行1G線速率時(shí)，GT時(shí)鐘必須為125M，運(yùn)行2.5G線速率時(shí)，GT時(shí)鐘必須為312.5M，如下：

Tri Mode Ethernet MAC

Tri Mode Ethernet MAC主要是為了適配1G/2.5G Ethernet PCS/PMA or SGMII，因?yàn)楹笳叩妮斎虢涌谑荊MII，而Tri Mode Ethernet MAC的輸入接口是AXIS，輸出接口是GMII，Tri Mode Ethernet MAC配置如下：

UDP協(xié)議棧

本UDP協(xié)議棧方案需配合Xilinx的Tri Mode Ethernet MAC三速網(wǎng)IP一起使用，使用UDP協(xié)議棧網(wǎng)表文件，雖看不見(jiàn)源碼但可正常實(shí)現(xiàn)UDP通信，該協(xié)議棧目前并不開(kāi)源，只提供網(wǎng)表文件，但不影響使用，該協(xié)議棧帶有用戶接口，使得用戶無(wú)需關(guān)心復(fù)雜的UDP協(xié)議而只需關(guān)心簡(jiǎn)單的用戶接口時(shí)序即可操作UDP收發(fā)，非常簡(jiǎn)單；
協(xié)議棧架構(gòu)如下：

協(xié)議棧性能表現(xiàn)如下：
1：支持 UDP 接收校驗(yàn)和檢驗(yàn)功能，暫不支持 UDP 發(fā)送校驗(yàn)和生成；
2：支持 IP 首部校驗(yàn)和的生成和校驗(yàn)，同時(shí)支持 ICMP 協(xié)議中的 PING 功能，可接收并響應(yīng)同一個(gè)子網(wǎng)內(nèi)部設(shè)備的 PING 請(qǐng)求；
3：可自動(dòng)發(fā)起或響應(yīng)同一個(gè)子網(wǎng)內(nèi)設(shè)備的 ARP 請(qǐng)求，ARP 收發(fā)完全自適應(yīng)。ARP 表可保存同一個(gè)子網(wǎng)內(nèi)部256 個(gè) IP 和 MAC 地址對(duì)；
4：支持 ARP 超時(shí)機(jī)制，可檢測(cè)所需發(fā)送數(shù)據(jù)包的目的 IP 地址是否可達(dá)；
5：協(xié)議棧發(fā)送帶寬利用率可達(dá) 93%，高發(fā)送帶寬下，內(nèi)部仲裁機(jī)制保證 PING 和 ARP 功能不受任何影響；
6：發(fā)送過(guò)程不會(huì)造成丟包；
7：提供64bit位寬AXI4-Stream形式的MAC接口，可與Xilinx官方的千兆以太網(wǎng)IP核Tri Mode Ethernet MAC，以及萬(wàn)兆以太網(wǎng) IP 核 10 Gigabit Ethernet Subsystem、10 Gigabit Ethernet MAC 配合使用；
有了此協(xié)議棧，我們無(wú)需關(guān)心復(fù)雜的UDP協(xié)議的實(shí)現(xiàn)了，直接調(diào)用接口即可使用。。。
本UDP協(xié)議棧用戶接口發(fā)送時(shí)序如下：

本UDP協(xié)議棧用戶接口接收時(shí)序如下：

UDP協(xié)議棧數(shù)據(jù)緩沖

這里對(duì)代碼中用到的數(shù)據(jù)緩沖FIFO組做如下解釋：
由于 UDP IP 協(xié)議棧的 AXI-Stream 數(shù)據(jù)接口位寬為 64bit，而 Tri Mode Ethernet MAC 的 AXI-Stream數(shù)據(jù)接口位寬為 8bit。因此，要將 UDP IP 協(xié)議棧與 Tri Mode Ethernet MAC 之間通過(guò) AXI-Stream 接口互聯(lián)，需要進(jìn)行時(shí)鐘域和數(shù)據(jù)位寬的轉(zhuǎn)換。實(shí)現(xiàn)方案如下圖所示：

收發(fā)路徑(本設(shè)計(jì)只用到了發(fā)送)都使用了2個(gè)AXI-Stream DATA FIFO，通過(guò)其中1個(gè)FIFO實(shí)現(xiàn)異步時(shí)鐘域的轉(zhuǎn)換，1個(gè)FIFO實(shí)
現(xiàn)數(shù)據(jù)緩沖和同步Packet mode功能；由于千兆速率下Tri Mode Ethernet MAC的AXI-Stream數(shù)據(jù)接口同步時(shí)鐘信號(hào)為125MHz，此時(shí)，UDP協(xié)議棧64bit的AXI-Stream數(shù)據(jù)接口同步時(shí)鐘信號(hào)應(yīng)該為125MHz/(64/8)=15.625MHz，因此，異步
AXI-Stream DATA FIFO兩端的時(shí)鐘分別為125MHz(8bit)，15.625MHz(64bit)；UDP IP協(xié)議棧的AXI-Stream接口經(jīng)過(guò)FIFO時(shí)鐘域轉(zhuǎn)換后，還需要進(jìn)行數(shù)據(jù)數(shù)據(jù)位寬轉(zhuǎn)換，數(shù)據(jù)位寬的轉(zhuǎn)換通過(guò)AXI4-Stream Data Width Converter完成，在接收路徑中，進(jìn)行 8bit 到 64bit 的轉(zhuǎn)換；在發(fā)送路徑中，進(jìn)行 64bit 到 8bit 的轉(zhuǎn)換；

IP地址、端口號(hào)的修改

UDP協(xié)議棧留出了IP地址、端口號(hào)的修改端口供用戶自由修改，位置如下：

4、vivado工程詳解

開(kāi)發(fā)板FPGA型號(hào)：Xilinx–>Artix7–>xc7a35tfgg484-2；
開(kāi)發(fā)環(huán)境：vivado2019.1；
輸入/輸出：SFP光口；
工程作用：1G/2.5G Ethernet PCS/PMA or SGMII的UDP通信；
測(cè)試項(xiàng)：UDP數(shù)據(jù)回環(huán)，ping等；
工程代碼架構(gòu)如下：

綜合編譯后的FPGA資源消耗和功耗預(yù)估如下：

5、工程移植說(shuō)明

vivado版本不一致處理

1：如果你的vivado版本與本工程vivado版本一致，則直接打開(kāi)工程；
2：如果你的vivado版本低于本工程vivado版本，則需要打開(kāi)工程后，點(diǎn)擊文件–>另存為；但此方法并不保險(xiǎn)，最保險(xiǎn)的方法是將你的vivado版本升級(jí)到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解決如下：

打開(kāi)工程后會(huì)發(fā)現(xiàn)IP都被鎖住了，如下：

此時(shí)需要升級(jí)IP，操作如下：

FPGA型號(hào)不一致處理

如果你的FPGA型號(hào)與我的不一致，則需要更改FPGA型號(hào)，操作如下：



更改FPGA型號(hào)后還需要升級(jí)IP，升級(jí)IP的方法前面已經(jīng)講述了；

其他注意事項(xiàng)

1：由于每個(gè)板子的DDR不一定完全一樣，所以MIG IP需要根據(jù)你自己的原理圖進(jìn)行配置，甚至可以直接刪掉我這里原工程的MIG并重新添加IP，重新配置；
2：根據(jù)你自己的原理圖修改引腳約束，在xdc文件中修改即可；
3：純FPGA移植到Zynq需要在工程中添加zynq軟核；

6、上板調(diào)試驗(yàn)證并演示

硬件連接

需要買一個(gè)SFP轉(zhuǎn)RJ45的模塊插入SFP光口，然后用網(wǎng)線連接開(kāi)發(fā)板和電腦，如下：

ping功能測(cè)試

板子上電下載bit后，先測(cè)試ping功能，如下：

單次ping還不夠，直接上連續(xù)ping，如下：

數(shù)據(jù)收發(fā)測(cè)試

然后是用網(wǎng)絡(luò)調(diào)試助手進(jìn)行數(shù)據(jù)收發(fā)測(cè)試，如下：

網(wǎng)絡(luò)速度測(cè)試

既有手動(dòng)收發(fā)測(cè)試，也有循環(huán)12小時(shí)的長(zhǎng)時(shí)間收發(fā)測(cè)試，測(cè)試結(jié)果沒(méi)有出現(xiàn)丟包的情況。。。
測(cè)速如下：

在電腦上觀察開(kāi)發(fā)板以太網(wǎng)網(wǎng)口的發(fā)送速率，這個(gè)測(cè)速只代表可能的最高的速度，不代表電腦真實(shí)的不丟包速度，UDP 的點(diǎn)到點(diǎn)不丟包速度和電腦的網(wǎng)卡、CPU 速度、內(nèi)存速度、操作系統(tǒng)都有關(guān)系。。。

7、福利：工程代碼的獲取

福利：工程代碼的獲取
代碼太大，無(wú)法郵箱發(fā)送，以某度網(wǎng)盤鏈接方式發(fā)送，
資料獲取方式：私，或者文章末尾的V名片。
網(wǎng)盤資料如下：
文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-715044.html

到了這里，關(guān)于FPGA基于SFP光口實(shí)現(xiàn)千兆網(wǎng)UDP通信 1G/2.5G Ethernet PCS/PMA or SGMII替代網(wǎng)絡(luò)PHY芯片 提供工程源碼和技術(shù)支持的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！