（1）創(chuàng)建wire線型
wire Q1,Q2,Q3;//創(chuàng)建3個(gè)線型變量
wire [7:0] Q;//創(chuàng)建一個(gè)位寬為8的變量（2）在always塊中要賦值的不能是wire類型，只能是reg類型
module top_module(
input in,
output out
);
wire in_1;
always@(*)begin
in_1 = in;//運(yùn)行報(bào)錯(cuò)，always塊中不能對(duì)wire類型進(jìn)行賦值
out = in_1;
end
endmodule （3）輸入類型不能是reg類型
module top_module(
input reg in,
output out
);
assign out = in;//會(huì)報(bào)錯(cuò)
endmodule （4）輸出reg類型，但沒有觸發(fā)條件時(shí)，軟件會(huì)自動(dòng)將觸發(fā)器綜合掉
module top_module(
input in;
output reg out;
);
always@(*)
c=in;
endmodule 文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-600141.html
文章來(lái)源：http://www.zghlxwxcb.cn/news/detail-600141.html
到了這里，關(guān)于Verilog語(yǔ)言中的線型wire變量與寄存器類型reg變量講解的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
