需求分析：FPGA通過光纖接收數(shù)據(jù)，將接受的數(shù)據(jù)寫入ddr中，再通過srio將數(shù)據(jù)傳遞給dsp。光纖傳輸?shù)臄?shù)據(jù)量為17萬個(gè)32bit數(shù)據(jù)。
光纖速率分析：由于在光纖IP核中設(shè)置的速率為3.125G，單位bit。數(shù)據(jù)位寬為16bit。又由于光纖傳輸數(shù)據(jù)會(huì)進(jìn)行8b/10b編碼。因此單根光纖本地的傳輸速率為 3.125*0.8/16=156.25Mbit/s（即ip核的時(shí)鐘為156.25M），因此總速率為156.25*16bit
DDR速率分析：由于ddr輸入的實(shí)際物理寬度，即input進(jìn)來的數(shù)據(jù)寬度為32bit。在ddr3的IP核中設(shè)置的clock period為800M（由于DDR在時(shí)鐘上升都傳輸數(shù)據(jù)），所以實(shí)際傳輸速率為1600Mbit/s。所以總速率為1600*32=51200Mbit/s=6400Mbyte/s=6.25Gbyte/s。（由于ddr的axi接口時(shí)鐘位寬為256bit，因此uiclk=1600*32/256=200M）。
srio速率分析：由于srio的ip核中設(shè)置速率為3.125G，由于是X4，因此算上效率后，srio傳輸速率為1GB/s。
經(jīng)分析ddr3的傳輸速率大于光纖與srio的傳輸速率。因此需要考慮在一個(gè)駐留內(nèi)，按光纖速率計(jì)數(shù)數(shù)據(jù)量是否能夠完全存入ddr中，以及在開始讀ddr到駐留結(jié)束，數(shù)據(jù)是否能按照srio傳遞速率轉(zhuǎn)發(fā)。
還需注意的是如果在讀ddr的時(shí)候同時(shí)還有數(shù)據(jù)寫入ddr的話，ddr的讀寫速率會(huì)慢很多。此時(shí)光纖傳遞的數(shù)據(jù)可能會(huì)丟失。文章來源：http://www.zghlxwxcb.cn/news/detail-541253.html
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