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設計要求：
實現代碼：
生成元件圖形：
模擬仿真結果：?
整體項目資源在：VHDL分頻器-占空比50％-將FPGA板上的50Mhz的信號分頻為1hz時鐘信號-嵌入式文檔類資源-CSDN文庫
設計要求：
????????????????將系統(tǒng)時鐘50MHz 分頻為1Hz 的時鐘信號
????????????????占空比為50%文章來源：http://www.zghlxwxcb.cn/news/detail-521327.html
實現代碼：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div_vhdl is
port(
clk : in std_logic;
div_out : out std_logic
);
end div_vhdl;
architecture behavior of div_vhdl is
signal time : integer range 0 to 4;
signal q : std_logic := '0';
begin
process(clk)
begin
if rising_edge(clk) then
time <= time+1;
if time = 25000000 then
q<='1';
elsif time = 50000000 then
q<='0';
time <= 0;
else null;
end if;
end if;
end process;
div_out<=q;
end behavior;
生成元件圖形：
文章來源地址http://www.zghlxwxcb.cn/news/detail-521327.html
模擬仿真結果：
到了這里，關于VHDL實現分頻器的文章就介紹完了。如果您還想了解更多內容，請在右上角搜索TOY模板網以前的文章或繼續(xù)瀏覽下面的相關文章，希望大家以后多多支持TOY模板網！
