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  cadence后仿真/寄生參數(shù)提取/解決pin口提取不全的問題

  會(huì)出現(xiàn)錯(cuò)誤1，后有解決方案 第一步 :Netlist 第二步：LVS 先RUN，后按照?qǐng)D中1 2 3步驟操作 點(diǎn)擊 OK 之后，顯示 Calibre 信息，本次實(shí)例為 0 個(gè)警告， 0 個(gè)錯(cuò)誤 點(diǎn)擊 Close 之后，跳出寄生的管子和電容。 會(huì)出現(xiàn)常見錯(cuò)誤2，見后文解決方案。 前/后仿真結(jié)果比較，操作步驟，如1和2

  2024年02月09日

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  Cadence學(xué)習(xí)篇(12) Cadence中使用Pspice進(jìn)行電路仿真

  Pspice是集成到Cadence的一個(gè)電路仿真工具，雖然說Multisim也很好用，但是cadence作為國(guó)內(nèi)市場(chǎng)占有率最高，國(guó)內(nèi)大多數(shù)公司都在用Cadence，學(xué)習(xí)使用Pspice進(jìn)行電路仿真是非常有必要的。那么我們今天就仿真一個(gè)比較簡(jiǎn)單的RC濾波電路。 那么如何安裝Cadence,對(duì)于習(xí)慣使用破解版的我們

  2024年02月22日

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  Cadence Virtuoso ADE_XL 仿真初使用（基于Cadence 617)

  在進(jìn)行virtuoso仿真時(shí)，為滿足電路的設(shè)計(jì)指標(biāo)，難免會(huì)在多個(gè)工藝角和PVT條件下仿真，用ADE_L又麻煩又慢，ADE_XL完美解決問題！ 下面以兩級(jí)運(yùn)放為例，講述使用方式。 仿真設(shè)置 在電路圖上點(diǎn)擊Launch-ADE_XL，彈出圖1所示界面，首次仿真點(diǎn)擊Create new view-OK，彈出圖2所示對(duì)話框（保

  2023年04月08日

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  Cadence仿真筆記（二）：傳統(tǒng)noise仿真—共源極的噪聲

  [[CS共源極]]：電流源做負(fù)載，襯底接地 [[DTMOS]]構(gòu)成的CS：襯底接?xùn)艠O 1. noise 仿真器設(shè)置 輸出端口為單端口時(shí)，負(fù)極選擇gnd 2. main form設(shè)置 設(shè)置需要展示的噪聲： 1. 輸入噪聲 DTMOS的CS噪聲更大： 2. 增益 DTMOS的CS增益也更小： 在結(jié)果顯示器中的\\\"Brower\\\"中顯示的“noise”，其中的

  2024年02月11日

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  Cadence+硬件每日學(xué)習(xí)十個(gè)知識(shí)點(diǎn)（46）23.8.26 （運(yùn)算放大器）

  答：Vin在放大器的負(fù)端輸入，所以這個(gè)是反相比較器，當(dāng)輸入0的時(shí)候，輸出1。 這里在放大器的正端輸入電壓5V，用兩個(gè)100K的電阻分壓，當(dāng)沒有加Rh電阻時(shí)，放大器沒有遲滯，當(dāng)Vin為2.5V以下時(shí)，輸出5V，當(dāng)Vin為2.5V以上時(shí)，輸出0V，但是因?yàn)榇嬖谠肼?，所以如下圖的左方所示，

  2024年02月10日

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  cadence——MOS晶體管I-V特性曲線仿真

  新建原理圖，將MOS管的柵極電壓設(shè)為變量Vg，漏極電壓設(shè)為變量Vd 打開ADEL，點(diǎn)擊Variables——Copy From Cellview添加變量；并選擇dc仿真，對(duì)Vd進(jìn)行掃描 以Vg作為參變量進(jìn)行仿真，點(diǎn)擊Tools——Parametric Analysis進(jìn)行設(shè)置 選擇漏極電流作為輸出，進(jìn)行仿真即可得到I-V特性曲線 仿真繪制

  2023年04月15日

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• Cadence 17.4 PSpice仿真555定時(shí)器輸出方波

  目錄 一、引言 二、555定時(shí)器組成多諧振蕩器原理圖 1、555定時(shí)器多諧振蕩器 ?2、OrCAD?PSpice 555定時(shí)器原理圖? 1) PSpice新建仿真項(xiàng)目 2) PSpice仿真器件選取 3）PSpice 555定時(shí)器產(chǎn)生方波原理圖

  2024年02月08日

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  【工具小技巧】Cadence Virtuoso DC仿真時(shí)顯示想要的器件信息

  使用Cadence Virtuoso進(jìn)行模擬設(shè)計(jì)時(shí)，通常會(huì)先進(jìn)行靜態(tài)工作點(diǎn)的設(shè)置，需要進(jìn)行DC仿真，通過Annotate--DC operating points設(shè)置可以在器件邊上顯示這些信息，方便查看。 ? 在查看靜態(tài)工作點(diǎn)時(shí)，通常我們會(huì)關(guān)心Vds、Vth、Vgs、Vdsat等參數(shù)，通過調(diào)整W/L使得mos管器件處于飽和區(qū)并有合適

  2024年02月12日

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  （四）基于cadence 617 對(duì)二級(jí)管負(fù)載的共源電路進(jìn)行仿真

  二極管等效電阻 ≈ 1 / g m approx 1 / g_{m} ≈ 1/ g m ? 此時(shí)作用就相當(dāng)于負(fù)載R D V X / I X = ( 1 / g m ) ∥ r O ≈ 1 / g m V_{X} / I_{X}=left(1 / g_{m}right) | r_{O} approx 1 / g_{m} V X ? / I X ? = ( 1/ g m ? ) ∥ r O ? ≈ 1/ g m ? ??當(dāng)V GS V TH 時(shí)，MOS器件處于截止區(qū) ??當(dāng)V GS V TH 后，由于柵漏短接

  2024年02月07日

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  亞閾值區(qū)MOSFET閾值電壓Vth隨溫度變化曲線仿真【Cadence】

  這里我使用的工藝是SIMC的0.18微米工藝庫(kù)，電路如下圖： 其中NMOS的W/L設(shè)為6u/3u，可根據(jù)實(shí)際情況而定。 Vds的初始值設(shè)定為80mV，Vgs的初始值設(shè)定為200mV，目的是保證NMOS工作于亞閾值區(qū)。 選擇使用dc分析，勾選Save DC Opearting point選項(xiàng)后，點(diǎn)擊OK。 點(diǎn)擊Tools，選擇parametric Analysis，掃

  2024年02月12日

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