本章主要給出了本系統(tǒng)的設(shè)計(jì)目標(biāo)和硬件設(shè)計(jì)方案，后面詳細(xì)介紹了硬件電路的設(shè)計(jì)
過(guò)程，包括數(shù)據(jù)采集板、
FPGA+ARM
控制板。
3.1系統(tǒng)設(shè)計(jì)目標(biāo)
本系統(tǒng)的主要目的是實(shí)現(xiàn)電能質(zhì)量指標(biāo)的高精度測(cè)量和數(shù)據(jù)分析，其具體技術(shù)指標(biāo)如
下所示：
1.電能質(zhì)量指標(biāo)測(cè)量精度：
(1) 電壓：
±0.3%
額定電壓；
(2) 電流：
±0.5%
；
(3) 頻率：
±0.01 Hz
；
(4) 三相不平衡度：
±0.2%
；
(5) 諧波分析：
1-17
。
2.能夠?qū)崟r(shí)顯示電能質(zhì)量指標(biāo)和三相電壓電流的波形，實(shí)現(xiàn)數(shù)據(jù)共享和良好的人機(jī)交
互。
3.能夠?qū)﹄娋W(wǎng)運(yùn)行數(shù)據(jù)進(jìn)行存儲(chǔ)。
3.2系統(tǒng)總體方案
測(cè)量系統(tǒng)中控制電路的結(jié)構(gòu)各式各樣，有單獨(dú)的
FPGA
、
ARM
、
DSP
芯片的控制電
路，還有基于
FPGA+ARM
、
DSP+FPGA
、
DSP+ARM+FPGA
等多架構(gòu)控制電路，本設(shè)計(jì)選
用
FPGA+ARM
的雙處理器模式作為控制電路，
FPGA
的
I/O
口數(shù)量多，接收和處理數(shù)據(jù)的速
度快，具有較強(qiáng)的最短窄脈沖捕獲能力，抗干擾能力強(qiáng)，保證了數(shù)據(jù)采集過(guò)程的準(zhǔn)確性和
連續(xù)性，
FPGA
還具有硬件乘法器，數(shù)據(jù)處理方式是并行的，為后續(xù)
FFT
算法中涉及的大量
的乘積累加和的運(yùn)算提供保障。
ARM
是一款常用處理器，具有高性能、低功耗等特點(diǎn)，集
成庫(kù)函數(shù)較多，開(kāi)發(fā)方便，而且外設(shè)眾多，為后面系統(tǒng)功能的擴(kuò)展提供足夠的空間。系統(tǒng)
硬件框圖如圖
3.1
所示。
由上圖可知，硬件電路主要包括數(shù)據(jù)采集部分、
FPGA+ARM
控制部分、上位機(jī)部分。
數(shù)據(jù)采集板的設(shè)計(jì)包括電源電路、前端的電壓電流互感電路電路、電壓跟隨電路、基于
AD7606
的模數(shù)轉(zhuǎn)換電路；
FPGA+ARM
控制部分主要包括
FPGA
和
ARM
的供電電源電路、
下載電路、串口電路、時(shí)鐘電路等；上位機(jī)顯示模塊是用
C#
編寫的上位機(jī)軟件。系統(tǒng)的具
體工作過(guò)程為：首先將電網(wǎng)三相大電壓、電流信號(hào)通過(guò)電壓、電流互感器以及運(yùn)放構(gòu)成的
電壓跟隨電路，把信號(hào)調(diào)整至
A/D
的輸入范圍，再由
FPGA
控制模數(shù)轉(zhuǎn)換器實(shí)現(xiàn)
6
通道信號(hào)
的高速同步采樣，在
FPGA
內(nèi)部完成三相鎖相環(huán)和
FFT
計(jì)算模塊的設(shè)計(jì)，并利用
SDRAM
對(duì)歷
史數(shù)據(jù)進(jìn)行存儲(chǔ)，
FPGA
和
ARM
通過(guò)
FSMC
進(jìn)行通信；在
ARM
處理器中移植嵌入式實(shí)時(shí)操
作系統(tǒng)
FreeRTOS
，完成
FPGA
和
ARM
之間數(shù)據(jù)的讀取和寫入、
ARM
和上位機(jī)之間的串口通
信、以及經(jīng)浮點(diǎn)運(yùn)算后得出電能質(zhì)量的各項(xiàng)參數(shù)等線程任務(wù)，最后通過(guò)在上位機(jī)軟件中實(shí)
時(shí)顯示和分析各項(xiàng)電能質(zhì)量指標(biāo)。
3.3 數(shù)據(jù)采集模塊
3. 3 . 1采樣過(guò)程
數(shù)據(jù)采集作為系統(tǒng)的前端電路，直接影響電參數(shù)的測(cè)量精度、實(shí)時(shí)顯示速度。近年來(lái)
數(shù)字化采樣在電氣測(cè)量領(lǐng)域得到了廣泛的應(yīng)用，信號(hào)采集分為直流采樣和交流采樣兩種：
（
1）直流采樣是利用變壓器或互感器將交流電壓或電流信號(hào)的幅值降低，通過(guò)整流電
路轉(zhuǎn)化成直流信號(hào)再進(jìn)行采集。缺點(diǎn)主要有：
R-C
濾波回路的時(shí)間常數(shù)很大，影響實(shí)時(shí)
性；在測(cè)量含有諧波或噪聲的信號(hào)時(shí)具有較大的誤差；變送器設(shè)備復(fù)雜且后期不便于維
護(hù)。
（
2）交流采樣
[33]
的基本原理是利用電壓、電流互感器將被測(cè)的交流電壓和電流信號(hào)進(jìn)
行隔離、濾波、移相、放大后，利用微處理器對(duì)其連續(xù)瞬時(shí)值進(jìn)行采樣得到離散的時(shí)域采
樣序列，再通過(guò)一些算法對(duì)采樣值序列進(jìn)行數(shù)值處理以計(jì)算出被測(cè)量，交流采樣省去了復(fù)
雜的整流電路，只需簡(jiǎn)單的濾波和幅值放大衰減的調(diào)理電路。由于交流采樣對(duì)象是信號(hào)的
瞬時(shí)值，因此其實(shí)時(shí)性好且相位的失真較小，近年來(lái)電子技術(shù)飛速發(fā)展，
DSP
和高速 A/D
轉(zhuǎn)換芯片為交流采樣提供了硬件支持，交流采樣正在逐步替代直流采樣，成為電氣測(cè)量領(lǐng)
域的主流采樣方式。
3. 3 . 2 AD7606模數(shù)轉(zhuǎn)換電路
AD
轉(zhuǎn)換器是整個(gè)采集板的核心，其轉(zhuǎn)換速度、分辨率等性能指標(biāo)的優(yōu)劣直接影響
最終的測(cè)量結(jié)果
[34]
。市面上
AD
轉(zhuǎn)換器的種類繁多，不同公司不同系列產(chǎn)品之間性能也
是千差萬(wàn)別。要想對(duì)數(shù)據(jù)進(jìn)行高精度采集，高精度的模數(shù)轉(zhuǎn)換器是必不可少的。
根據(jù)通道數(shù)量、采樣率和同步采樣等設(shè)計(jì)要求，本設(shè)計(jì)選用
Analog Devices (ADI)
公
司的
8
通道
16
位
AD7606
同步采樣芯片，是電力線路測(cè)量系統(tǒng)中常用采樣芯片之一，采樣速
率高達(dá)
200kSPS
，支持
±5 V
、
±10 V
雙極性信號(hào)輸入,采用
5 V
單模擬電源供電,內(nèi)部集成了
2.5
V
基準(zhǔn)電壓源,提供了過(guò)采樣和數(shù)字濾波功能，數(shù)字輸出方式根據(jù)需要設(shè)置為并行輸出或串
行 輸 出 。 傳 統(tǒng) 的 逐 次 逼 近
(SAR)ADC
在 輸 入 前 端 都 要 加 一 級(jí) 運(yùn) 算 放 大 器
(Operation
Amplifier)
，才能驅(qū)動(dòng)內(nèi)置采樣電容實(shí)現(xiàn)采樣，而
AD7606
集成了低噪聲、高輸入阻抗的信
號(hào)調(diào)理電路，其具有
1
M
?
模擬輸入阻抗的輸入緩沖器，因此，
AD7606
不需要外部驅(qū)動(dòng)電路
和濾波電路，大大簡(jiǎn)化了前端設(shè)計(jì)。
AD7606
的硬件連接圖如圖
3.2
所示。
?
文章來(lái)源地址http://www.zghlxwxcb.cn/news/detail-499102.html
3.4 FPGA+ARM控制模塊
3.4.1 FPGA的選型
FPGA(Field-programmable Gate Array)
，即現(xiàn)場(chǎng)可編程門陣列，是在可編程器件
PAL
、
GAL
、
CPLD
等的基礎(chǔ)上發(fā)展而來(lái)的，它是專用集成電路（
ASIC
）中的一種半定制電路
[36]
，具有靜態(tài)可重復(fù)編寫的功能，用戶可以通過(guò)軟件編程重新配置內(nèi)部的邏輯模塊和
I/O
口，達(dá)到改變硬件功能的目的，這樣就克服了定制電路不靈活性的缺點(diǎn)，集成度得到了很
大的提升，其特有的并行處理方式極大提高了數(shù)據(jù)運(yùn)算速度。近年來(lái)微處理器發(fā)展迅速，
集成度越來(lái)越高，僅用一塊
FPGA
芯片及其供電電路、配置電路和時(shí)鐘電路即可組成數(shù)字電
路，外圍電路大大減少。由于
FPGA
處理器豐富的可編程資源、并行的數(shù)據(jù)方式、靈活性強(qiáng)
等優(yōu)點(diǎn)，使其在實(shí)時(shí)信號(hào)處理、數(shù)據(jù)傳輸?shù)阮I(lǐng)域得到了廣泛的應(yīng)用。目前市場(chǎng)上
FPGA
的
主要廠商有
Xilinx
、
Altera
以及
Actel
等，選擇芯片時(shí)要根據(jù)設(shè)計(jì)需要的邏輯資源、RAM、工
作頻率、速度等級(jí)以及管腳數(shù)目等，邏輯單元數(shù)
(LEs)
、內(nèi)部集成存儲(chǔ)器、硬件乘法器也是
重要選型指標(biāo)，邏輯單元的數(shù)量決定集成度的高低。本設(shè)計(jì)最終選用
Altera
公司的
Cyclone
Ⅳ系列
EP4CE10F17C8N
，其集成了
256
個(gè)可用引腳，
23
個(gè)乘法器，
10320
個(gè)可編程邏輯
單元，高達(dá)
105
個(gè)高性能擴(kuò)展
I/O
口，高達(dá)
50M
的有源晶振，能夠倍頻出多種不同頻率的時(shí)
鐘，完全能夠滿足該系統(tǒng)的設(shè)計(jì)需求。
3.4.9 FSMC接口
FSMC(Flexible Static Memory Controller)
可變靜態(tài)存儲(chǔ)控制器，是
STM32
系列處理器
自帶的通信總線，
STM32
通過(guò)
FSMC
對(duì)外部存儲(chǔ)器進(jìn)行直接讀寫，能夠支持多種類型靜態(tài)存
儲(chǔ)器的擴(kuò)展
[44]
，本設(shè)計(jì)中將數(shù)據(jù)線
D
［
15:0
］、地址線
A
［
25:16
］以及其他控制引腳連接
到
FPGA
的
I/O
端口，將
FPGA
看作
STM32F407
的外部
SRAM
，
STM32
通過(guò)存儲(chǔ)器讀
寫指令對(duì)
FPGA
進(jìn)行操作，通過(guò)擴(kuò)展出的控制/數(shù)據(jù)/地址三種總線來(lái)完成控制操作。
FSMC
的映射地址空間被劃分為
4
個(gè)組
(Bank)
，用于連接外部存儲(chǔ)器，每個(gè)
Bank
有獨(dú)立的片選信號(hào)
和獨(dú)立的時(shí)序配置，
FSMC_NE1
為第一組第一區(qū)的片選信號(hào)，讀寫信號(hào)接口分別為
FSMC_WR
和
FSMC_RD
，根據(jù)設(shè)計(jì)的數(shù)據(jù)要求，設(shè)計(jì)數(shù)據(jù)位寬
16
位，地址位寬
10
位，接線圖如圖
3.13
所示。
文章來(lái)源：http://www.zghlxwxcb.cn/news/detail-499102.html
到了這里，關(guān)于基于STM32 ARM+FPGA的電能質(zhì)量分析儀方案（一）硬件設(shè)計(jì)的文章就介紹完了。如果您還想了解更多內(nèi)容，請(qǐng)?jiān)谟疑辖撬阉鱐OY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！
