SerDes Technology

1. Serial Interface Technique Development

1.1 Parallel/Serial Interface

數(shù)據(jù)的傳輸最開(kāi)始是低速的串行接口（Serial Interface，簡(jiǎn)稱串口），為了提高數(shù)據(jù)的總帶寬,首先想到的是增加數(shù)據(jù)的傳輸位寬，再進(jìn)一步提升速率，也就是并行接口（Parallel Interface，簡(jiǎn)稱并口）的方式，并逐漸取代傳統(tǒng)低速串口成為主流。但隨著并口的發(fā)展，其限制也也越來(lái)越明顯。而高速串行（High Speed Serial, HSS）接口技術(shù)具有的優(yōu)勢(shì)使其有取代目前并口的趨勢(shì)。
并口發(fā)展遇到的限制為： 芯片IO口數(shù)量的緊張，并口數(shù)據(jù)率提升過(guò)程中的串?dāng)_（Cross-talk）和同步切換噪聲（SSN，=LNdi/dt L指芯片封裝電感，N指數(shù)據(jù)位寬，di/dt是電流變化斜率），使得數(shù)據(jù)的同步變得困難。
串口與并口的演進(jìn)是交替發(fā)展的。串口的典型代表是在消費(fèi)電子領(lǐng)域普遍使用的通用串行總線（Universal Serial Bus, USB），并口也有很多，例如DDR SDRAM內(nèi)存接口，也即常說(shuō)的DDRx。
對(duì)于串口與并口的速率，從線速率（line rate）來(lái)看，例如DDR3-1600的最大線速率為1600Mbps（也就是1.6Gbps），從總數(shù)據(jù)帶寬角度看，64bit DDR3-1600的最大數(shù)據(jù)帶寬超過(guò)了100Gbps（64*1.6Gbps），SerDes也可以多通道并行使用，比如PCIe協(xié)議的x4、x8、x16模式，盡管存在多通道的對(duì)齊問(wèn)題。
高速串口技術(shù)的發(fā)展未來(lái)仍是提升單通道速度和多通道并行使用相結(jié)合。因此在未來(lái)，串并口的概念會(huì)進(jìn)一步模糊，整體結(jié)果是提供不斷改進(jìn)升級(jí)的數(shù)據(jù)總帶寬。

1.2 Chip-Chip Synchronization Technique

現(xiàn)在大部分?jǐn)?shù)字電路都采用同步電路，即系統(tǒng)中有一個(gè)統(tǒng)一的時(shí)鐘對(duì)信號(hào)進(jìn)行采樣。芯片與芯片之間的同步接口通信有三種時(shí)序模型，分別是系統(tǒng)同步、源同步和自同步。

最初接口速率較低時(shí)，使用系統(tǒng)同步即可滿足要求。隨著接口速率的提升，嚴(yán)格的時(shí)序要求使用數(shù)據(jù)和時(shí)鐘同步傳輸?shù)脑赐椒绞剑鏒DR的數(shù)據(jù)線dq要與時(shí)鐘線dqs同步。
而在目前SerDes中，采用自同步方式，接口傳輸?shù)臄?shù)據(jù)中包括時(shí)鐘信息，通過(guò)接收端（Rx）的時(shí)鐘數(shù)據(jù)恢復(fù)（Clock Data Recovery, CDR）電路完成對(duì)接收數(shù)據(jù)的時(shí)鐘抽取和數(shù)據(jù)的再采樣，最終恢復(fù)正確的數(shù)據(jù)。
因?yàn)橄啾扔谠赐浇涌?，SerDes接口主要優(yōu)點(diǎn)包括：
（1）數(shù)據(jù)中內(nèi)嵌時(shí)鐘，不需要單獨(dú)的時(shí)鐘信號(hào)走線
（2）通過(guò)預(yù)均衡/均衡技術(shù)實(shí)現(xiàn)高速長(zhǎng)距離傳輸，如背板
（3）使用較少芯片引腳。

2. SerDes Introduction

對(duì)于在高速串行鏈路（High Speed Serial Link）使用的SerDes技術(shù)，其中Ser與Des分別是串化器（Serializer）與解串器（Deserializer）的簡(jiǎn)寫(xiě)，也即說(shuō)明了SerDes的主要功能是將低速的并行信號(hào)轉(zhuǎn)化為高速低壓差分信號(hào)（LVDS）并通過(guò)串行里鏈路發(fā)送，同時(shí)能夠接收串行輸入LVDS信號(hào)并正確的轉(zhuǎn)化為低速并行信號(hào)，簡(jiǎn)單來(lái)講就是完成并串與串并的轉(zhuǎn)化。
一個(gè)完整的8B/10B SERDES模塊，Serializer由8B/10B編碼器、PRBS碼生成器、并串轉(zhuǎn)換電路、差分信號(hào)發(fā)送器、PLL等模塊構(gòu)成；Deserializer則包括差分信號(hào)接收器、CDR（時(shí)鐘數(shù)據(jù)恢復(fù)電路）、串并轉(zhuǎn)換電路及8B/10B解碼器，SerDes結(jié)構(gòu)如下圖所示。

SerDes接口的簡(jiǎn)化電路如圖下所示。圖(a)中時(shí)鐘速率為125MHz的8bit并行數(shù)據(jù)（一個(gè)時(shí)鐘周期8ns，共8bit數(shù)據(jù)），經(jīng)過(guò)Mux（復(fù)用器）芯片時(shí)分復(fù)用到1bit數(shù)據(jù)線上，轉(zhuǎn)化為1Gbps的1bit串行數(shù)據(jù)（一個(gè)UI為1ns，包含1bit數(shù)據(jù)），經(jīng)過(guò)發(fā)送器和通道到接收器，經(jīng)過(guò)接收器處理后仍為1Gbps，解串后恢復(fù)為125MHz時(shí)鐘速率的8bit并行數(shù)據(jù)。

SerDes是典型的數(shù)?；旌舷到y(tǒng)，需要數(shù)字電路和模擬電路、信號(hào)與系統(tǒng)、通信原理、微波和射頻電路、電磁場(chǎng)、信號(hào)和電源完整性等背景知識(shí)，綜合要求比較高，是目前點(diǎn)到點(diǎn)（point-to-point）有線（wireline）通信的技術(shù)熱點(diǎn)。
SerDes技術(shù)主要體現(xiàn)在以下幾方面：

2.1 Clock generation (high frequency and low jitter)

比如對(duì)于10Gpbs數(shù)據(jù)率，內(nèi)部需要產(chǎn)生至少10GHz的時(shí)鐘（Single Date Rate, SDR）或5GHz的時(shí)鐘（Double Date Rate, DDR）。隨著SerDes的發(fā)展，內(nèi)部PLL的時(shí)鐘頻率的不斷提高，Ring PLL和LC tank PLL都是不可缺少的，時(shí)鐘的抖動(dòng)和各種各樣的Jitter等對(duì)誤碼率（BER）的影響都需要充分分析。高性能時(shí)鐘是整個(gè)SerDes系統(tǒng)設(shè)計(jì)的一個(gè)技術(shù)重點(diǎn)。

2.2 Equalizer

隨著信號(hào)速率提高和由于架構(gòu)需要而導(dǎo)致的傳輸鏈路長(zhǎng)度增加，高速信號(hào)的趨膚效應(yīng)和傳輸線的介質(zhì)損耗使得信號(hào)在傳輸過(guò)程中損耗較大，Tx端發(fā)送的數(shù)據(jù)由于碼間干擾（ISI）使得Rx端的信號(hào)已經(jīng)沒(méi)了模樣。

為了把數(shù)據(jù)正確恢復(fù)出來(lái)，需要通過(guò)Equalizer均衡信道的衰減和數(shù)據(jù)的碼間干擾。比如Tx端的Pre-Equalizer，常采用前饋均衡FFE結(jié)構(gòu)，注意Pre-Equalizer的參數(shù)需要和該信號(hào)傳輸通道的損耗特性相匹配才能得到較好的信號(hào)改善效果。Rx采用連續(xù)時(shí)間線性均衡CTLE和判決前饋均衡DFE等手段，一般在RX端采用CTLE與DFE串接方式。

2.3 Self-Adaptive Algorithm

Rx的均衡通常需要滿足不同材質(zhì)和長(zhǎng)度信道的特性，并對(duì)信號(hào)不同頻率成分的衰減進(jìn)行補(bǔ)償。CTLE和DFE通常都會(huì)使用自適應(yīng)算法Self-Adaptive Algorithm實(shí)時(shí)動(dòng)態(tài)調(diào)整來(lái)應(yīng)對(duì)信道的特性變化。如果不了解算法實(shí)現(xiàn)，就不能準(zhǔn)確的理解DFE的本質(zhì)。

2.4 CDR

除了EQ之外，RX端的另一個(gè)難點(diǎn)是CDR（Clock and Data Recovery）環(huán)路，CDR的實(shí)現(xiàn)有不同的實(shí)現(xiàn)方式。CDR的環(huán)路通常會(huì)包含大量數(shù)字實(shí)現(xiàn)，例如PLL。一個(gè)簡(jiǎn)化的CDR結(jié)構(gòu)如圖所示。

2.5 Timing constraint

當(dāng)數(shù)據(jù)率升高時(shí)，對(duì)于DFE的判決反饋回路的時(shí)序設(shè)計(jì)提出了更高的要求。比如說(shuō)對(duì)于50Gbps的SerDes，一個(gè)UI的時(shí)間為20ps，幾乎和邏輯門(mén)的延遲相當(dāng)，這就要求DFE的反饋回路的邏輯設(shè)計(jì)必須盡可能的簡(jiǎn)單。單獨(dú)時(shí)鐘速率會(huì)遇到困難，而采用PAM-4或PAM-8等信號(hào)方式就會(huì)顯得很有前景。
SerDes是一個(gè)復(fù)雜數(shù)?；旌舷到y(tǒng)，內(nèi)部還包含了大量數(shù)字實(shí)現(xiàn)內(nèi)容。8B/10B等編解碼實(shí)現(xiàn)，PRBS生成和檢查，環(huán)回測(cè)試、自適應(yīng)算法實(shí)現(xiàn)，系統(tǒng)狀態(tài)控制數(shù)字實(shí)現(xiàn)等等。

3. SerDes Application

目前SerDes的應(yīng)用，主要有Chip-to-Chip，Board-to-Board, Box-to-Box等形式，如圖(a/b/c)示意圖。并在大型數(shù)據(jù)中心，通信骨干網(wǎng)絡(luò)，消費(fèi)電子等場(chǎng)景下都有應(yīng)用。

4. SerDes Core Technical Details

4.1 SerDes Equalization

SerDes信號(hào)從發(fā)送端到達(dá)接收端所經(jīng)過(guò)的路徑稱為信道 channel或傳輸線，包括芯片封裝，pcb走線，過(guò)孔，電纜，連接器等元件。某類傳輸線的路徑損耗如圖所示。

在高速信號(hào)傳輸中，信號(hào)的高頻分量衰減要比低頻分量的衰減大很多，從頻域看，信道對(duì)高速信號(hào)表現(xiàn)出來(lái)的特性類似于LFP模型，如果SerDes的速率大于信道的截止頻率，就會(huì)一定程度上損傷(distort)信號(hào)。均衡器Equalization的作用就是補(bǔ)償信道對(duì)信號(hào)的損傷，表現(xiàn)出高通濾波器的特性。

均衡技術(shù)按照激勵(lì)源來(lái)分主要由兩大類：無(wú)源均衡和有源均衡。
無(wú)源均衡：類似于無(wú)源濾波器，通過(guò)頻率響應(yīng)去衰減SerDes調(diào)制的Nyquist頻段內(nèi)的低頻傳輸損耗，從而達(dá)到帶寬內(nèi)均衡。
有源均衡：通過(guò)有源放大器去補(bǔ)償SerDes調(diào)制的Nyquist高頻傳輸損耗，或者衰減低頻傳輸損耗從而達(dá)到帶內(nèi)均衡。

有源均衡技術(shù)按照電路類型分為：模擬電路均衡CTLE和數(shù)字電路均衡FFE、DFE
有源均衡技術(shù)按照傳遞函數(shù)相關(guān)性分為：線性CTLE、FFE和非線性DFE

帶均衡的SerDes數(shù)據(jù)鏈路：
TX端內(nèi)部先做并行轉(zhuǎn)串行信號(hào)，同步通過(guò)PLL 生成Nyquist頻率，將數(shù)據(jù)調(diào)制成SerDes信號(hào)，根據(jù)傳輸通道損耗使用不同的FFE，經(jīng)過(guò)一系列無(wú)源通道鏈路傳輸后達(dá)到RX端，RX端內(nèi)部獲取SerDes信號(hào)要經(jīng)過(guò)一系列線性CTLE和非線性DFE均衡達(dá)到SerDes協(xié)議一致性要求，再經(jīng)過(guò)CDR內(nèi)部的PLL完成時(shí)鐘和數(shù)據(jù)的恢復(fù)，并將串行數(shù)據(jù)轉(zhuǎn)化成并行數(shù)據(jù)。

4.1.1 Linear EQ & Non-Linear EQ

對(duì)于高速(>5Gbps)SerDes，由于信號(hào)的抖動(dòng)(如ISI相關(guān)的確定性抖動(dòng))可能會(huì)超過(guò)或接近一個(gè)符號(hào)間隔(UI, Unit Interval), 單單使用線性均衡器不再適用。線性均衡器對(duì)噪聲和信號(hào)一起放大，并沒(méi)有改善SNR或者說(shuō)BER。對(duì)于高速SerDes，采用一種稱作DFE (Decision Feedback Equalizer)的非線性均衡器。DFE通過(guò)跟蹤過(guò)去多個(gè)UI的數(shù)據(jù)(history bits)來(lái)預(yù)測(cè)當(dāng)前bit的采樣門(mén)限。DFE只對(duì)信號(hào)放大，不對(duì)噪聲放大，可以有效改善SNR。

4.1.2 TX Equalizer

TX-EQ又稱作預(yù)均衡或加重器(emphasis)。Emphasis分為預(yù)加重(pre-emphasis)和去加重(de-emphasis)。
Pre-emphasis的思想就是在傳輸線的始端增強(qiáng)信號(hào)的高頻成分，以補(bǔ)償高頻分量在傳輸過(guò)程的過(guò)大衰減，技術(shù)上實(shí)現(xiàn)是增加差分信號(hào)的在上升沿和下降沿處的擺幅。

De-emphasis與Pre-emphasis類似，其思想是保持信號(hào)上升沿和下降沿處的幅度不變，降低信號(hào)在中頻的擺幅(swing)。FPGA大部分使用de-emphasis的方式，加重越強(qiáng)，信號(hào)平均幅度會(huì)越小。

實(shí)際使用中更多的采用去加重技術(shù)，因?yàn)槿ゼ又匮a(bǔ)償后的信號(hào)擺幅小，眼圖高度低，功耗小，EMC輻射小。
TX EQ采用FFE（Feed forward equalizers）結(jié)構(gòu)，F(xiàn)FE的實(shí)現(xiàn)方式有很多，F(xiàn)FE的位置在發(fā)送端，它是利用波形本身來(lái)校正接收到的信號(hào)，而不是用波形的閾值(判決邏輯1或0 )進(jìn)行校正。
均衡器FFE的作用基本上類似于 離散型的多抽頭數(shù)字FIR濾波器（Finite Impulse Response），它在校正當(dāng)前比特電壓時(shí)，使用的是前一個(gè)比特和當(dāng)前比特的電壓電平，加上校正因子(抽頭系數(shù)，pre cursor\post cursor\main cursor)，來(lái)校正當(dāng)前比特的電壓電平。一句話，就是當(dāng)使用FFE時(shí)，是對(duì)實(shí)際采集到的波形執(zhí)行均衡算法，目前常見(jiàn)的TX端預(yù)均衡的增益在10dB左右。下圖給出TX發(fā)送端框圖，包含并串轉(zhuǎn)換（piso）、預(yù)驅(qū)動(dòng)（Pre-Drv）、均衡、阻抗匹配與時(shí)域與Z域的表達(dá)式。

從時(shí)域表達(dá)式中夠可以看出，當(dāng)C0或C2為負(fù)值時(shí)，可抑制main cursor上的ISI分量。因此要想起到補(bǔ)償作用，C0與C2可以同時(shí)為負(fù)，或者一正一負(fù)，但不能同時(shí)為正，且三者絕對(duì)值和為1。例如C0=-0.1,C1=0.7,C2=-0.2時(shí)為去加重，C0=-0.1,C1=1.3,C2=0.2時(shí)為預(yù)加重。

TX端FIR的時(shí)域與頻域的沖擊響應(yīng)如圖所示。左圖中藍(lán)色EQ TX曲線中，明顯可以看出在-1UI和+1UI處有校正（加權(quán)）因子作用，相較于紅色曲線更陡峭，也即突出了高頻成分。但在0UI處幅值是比原來(lái)小，即才用的是去加重。

FFE對(duì)接收端眼圖質(zhì)量的改善效果，用仿真來(lái)說(shuō)明下。信號(hào)速率在25Gbps, 根據(jù)圖中傳輸通道S參數(shù)可以讀出，其通道損耗為-15dB,

無(wú)FFE 時(shí)，發(fā)送波形與接收眼圖如下

FFE相當(dāng)于在發(fā)送端起到高通濾波器的效果，有FFE時(shí)，發(fā)送波形與接收眼圖如下

在FFE與無(wú)FFE條件下的接收端波形

在長(zhǎng)0或者長(zhǎng)1之后，下一位變化bit在FFE條件下可以更容易的被識(shí)別出來(lái)。

4.1.2 RX Equalizer

（1）CTLE
CTLE 是連續(xù)時(shí)間線性均衡Continuous Time Linear Equalization的簡(jiǎn)稱，是在高速串行鏈路中常用的一種均衡技術(shù)。CTLE本質(zhì)是一個(gè)HFP，實(shí)現(xiàn)方式有有源和無(wú)源兩種。無(wú)源的就是一個(gè)無(wú)源高通濾波器，直流增益由電阻參數(shù)決定，交流增益由容性參數(shù)決定。有源CTLE則由線性差分放大器構(gòu)成，RC決定零極點(diǎn)頻率，增益由電阻和放大器放大倍數(shù)共同決定，極點(diǎn)頻率受放大器自身的帶寬限制。CTLE的增益補(bǔ)償一般在10dB左右。
無(wú)源CTLE：

有源CTLE：

CTLE的傳遞函數(shù)可以歸一化為：

Pre-factor =Ideal Peacking是前置系數(shù)，Pre-factor= Adcwp1wp2/wz0
wz0是零點(diǎn)，wp1、wp2是極點(diǎn)，Adc由于分壓，取值范圍為[0,1], 表示頻率為0時(shí)的直流增益
這四個(gè)參數(shù)的設(shè)置直接影響 CTLE 頻響曲線的形狀
CTLE 通過(guò)提高通道的帶寬來(lái)提升眼圖的質(zhì)量。如圖所示，紫色為無(wú)CTLE時(shí)的通道頻率響應(yīng)，紅色為CTLE本身的頻率響應(yīng)，藍(lán)色為打開(kāi)CTLE作用后的通道頻率響應(yīng)。

從圖中可以看到，藍(lán)色曲線在低頻處(2GHz以內(nèi))與紫色曲線基本重合，但在2GHz以后直到30GHz范圍內(nèi)，藍(lán)色曲線都在紫色曲線的上方，這表明在高頻處，藍(lán)色曲線的衰減比紫色要小。
在CTLE的作用下（紅色），頻率響應(yīng)曲線被由紫色移動(dòng)到了藍(lán)色位置，其增益平坦度比原來(lái)好。
若從帶寬的角度來(lái)看，以3dB帶寬為基準(zhǔn)，在沒(méi)有CTLE的時(shí)候，帶寬只有2.1GHz，打開(kāi)CTLE之后帶寬可以達(dá)到6.6GHz，提高了3倍。換句話說(shuō)，CTLE相當(dāng)于提高了通道的帶寬，這就是為什么CTLE能夠使眼圖睜開(kāi)的本質(zhì)原因。
（2）DFE
DFE為判決反饋均衡Decision Feedback Equalizer，這種均衡技術(shù)是非線性的，不會(huì)將噪聲與串?dāng)_隨損耗一起放大（與之對(duì)應(yīng)的是線性均衡器會(huì)將噪聲與信號(hào)一起放大），可以有效改善SNR，因此特別適合大噪聲的應(yīng)用場(chǎng)景，其構(gòu)成是前向FIR+判決器+反饋FIR，對(duì)反饋時(shí)序和CDR的鑒相要求較高，因此一般與CTLE配合使用，目前常見(jiàn)的CTLE+DFE均衡的最大增益在20dB左右。

（采樣示波器使用CTLE+FFE測(cè)試PAM-4信號(hào)，改善效果明顯）
（3）自適應(yīng)均衡技術(shù)
該技術(shù)主要用在RX端，主要通過(guò)分析輸入到RX端的信號(hào)檢測(cè)出需要補(bǔ)償?shù)念l譜范圍，從而自行調(diào)節(jié)抽頭系數(shù)和增益，可運(yùn)用的均衡器主要是FFE，DFE，CTLE等均衡器。
（4）EQ技術(shù)選擇依據(jù)
選擇建議供參考，具體要根據(jù)實(shí)際產(chǎn)品運(yùn)用場(chǎng)景及Protocol compliance要求來(lái)調(diào)整，要考慮到連接器，過(guò)孔，耦合電容，串?dāng)_以及回流焊等帶來(lái)的損耗。
以Nyquist頻點(diǎn)處的插損（Insertion Loss,通常定義為輸出端口接收到功率PI與輸入源功率之比）為基準(zhǔn)：
當(dāng)channel Insertion Loss在6dB以內(nèi)，可以不考慮使用預(yù)均衡與均衡；
當(dāng)channel Insertion Loss在6-12dB，建議使用預(yù)均衡；
當(dāng)channel Insertion Loss在12-20dB，建議使用預(yù)均衡+CTLE or FFE；
當(dāng) channel Insertion Loss在20-30dB，建議使用預(yù)均衡+CTLE+DFE；

4.2 CDR

為了恢復(fù)帶有頻偏與抖動(dòng)的TX數(shù)據(jù)，PX中通常會(huì)包含一個(gè)CDR(Clock and Data Recovery) 。CDR的功能：通過(guò)調(diào)整本地時(shí)鐘的phase完成對(duì)帶有channel loss和各級(jí)模塊noise的TX 串行數(shù)據(jù)的重定時(shí)，找到最佳的采樣時(shí)刻，使RX本地時(shí)鐘邊沿與TX數(shù)據(jù)中心位置對(duì)齊，實(shí)現(xiàn)最佳采樣，同時(shí)減小Jitter。

4.2.1 CDR Classes

CDR分為模擬和數(shù)字兩大類
模擬CDR大多采用APLL-Based，按照鑒相器類型分為線性和Bang-Bang兩種，傳函略有區(qū)別
數(shù)字CDR有過(guò)采樣（Oversampling）和DPLL-Based結(jié)構(gòu)，過(guò)采樣對(duì)每個(gè)UI進(jìn)行多次采樣，可以提高環(huán)路帶寬和鎖定速度，但由于過(guò)采樣，不適用于高速Serdes，DPLL-Based結(jié)構(gòu)由傳統(tǒng)的APLL演變而來(lái)，將環(huán)路中的部分模擬電路（如模擬濾波器、bang-bang鑒相器 ）用數(shù)字電路實(shí)現(xiàn)，減小功耗、節(jié)省面積和PVT影響。

4.2.2 CDR digital

即將模擬電容積分用數(shù)字累加器來(lái)實(shí)現(xiàn)

根據(jù)運(yùn)用場(chǎng)景的不同需求，CDR的實(shí)現(xiàn)也有多種架構(gòu)。FPGA的SerDes常常采用基于DPLL的CDR和基于相位插值的CDR。這兩種CDR在環(huán)路中采用Digital Filter。

CDR環(huán)路的特點(diǎn)：
Loop Bandwidth，頻率低于環(huán)路帶寬的抖動(dòng)會(huì)被CDR捕捉然后轉(zhuǎn)移到恢復(fù)時(shí)鐘上，不會(huì)引起誤碼，而高頻的抖動(dòng)分量根據(jù)抖動(dòng)幅度的大小，可能會(huì)引起誤碼。
環(huán)路帶寬越大，則在上電捕捉階段能cover的噪聲范圍更廣，鎖定時(shí)間變短，當(dāng)然恢復(fù)時(shí)鐘的抖動(dòng)也越大，反之則鎖定時(shí)間變長(zhǎng)，恢復(fù)時(shí)鐘的抖動(dòng)也越小。
環(huán)路參數(shù)的計(jì)算可參考：
[1] DPLL-BasedClock and Data Recovery-PPT.
[2] DPLL-Based Clockand Data Recovery-ISSCC.
[3] Sonntag J L,Stonick J. A Digital Clock and Data Recovery Architecture for Multi-Gigabit/sBinary Links[J]. IEEE Journal of Solid-State Circuits, 2006, 41(8):1867-1875

4.3 PLL

SerDes內(nèi)部需要的時(shí)鐘是工作在數(shù)據(jù)波特率上的內(nèi)部時(shí)鐘，或者以DDR雙邊沿采樣工作的1/2數(shù)據(jù)波特率的時(shí)鐘。但是片外提供給SerDes的時(shí)鐘頻率往往遠(yuǎn)遠(yuǎn)低于SerDes需要的時(shí)鐘頻頻率，因此PLL被用來(lái)倍頻產(chǎn)生高頻時(shí)鐘給SerDes使用。例如FPGA的SerDes PLL一般有8x、20x、40x等模式，而PCIe協(xié)議工作在5Gbps，則在20x模式下FPGA只需要給SerDes提供250MHz的片外參考時(shí)鐘，40x模式下只需要提供125MHz的片外參考時(shí)鐘。
一個(gè)三階PLL電路如圖所示，輸入信號(hào)RCLK phase與參考信號(hào)FCLK phase輸入到鑒相器中進(jìn)行比較，相位誤差由CP charge pump轉(zhuǎn)化為電壓或電流信號(hào)，經(jīng)過(guò)Loop Filter后產(chǎn)生控制電壓，調(diào)節(jié)VCO的輸出，即調(diào)節(jié)FCKL的相位，最終使相位誤差趨近于0。

PLL的工作過(guò)程分為入鎖和跟蹤。在入鎖環(huán)節(jié)，環(huán)路的模型可以用一個(gè)非線性微分方程表示，可以評(píng)估捕獲時(shí)間，捕獲帶寬等指標(biāo)。在跟蹤環(huán)節(jié)，小信號(hào)范圍內(nèi)，PLL的模型是一個(gè)常系數(shù)線性方程，可以在Laplace域研究PLL的帶寬Bandwidth，增益Gain和系統(tǒng)穩(wěn)定性Stability等性質(zhì)，小信號(hào)模型如圖：

PLL 以環(huán)路極點(diǎn)的個(gè)數(shù)來(lái)命名環(huán)路的階數(shù)。VCO對(duì)相位有積分作用（Kvco/s），因此不帶Loop Filter的環(huán)路稱為一階環(huán)，帶Loop Filter的環(huán)路稱為二階環(huán)。一階環(huán)和二階環(huán)都是無(wú)條件的穩(wěn)定系統(tǒng)。但是高階環(huán)路有更多的零點(diǎn)和極點(diǎn)可以獨(dú)立的調(diào)整帶寬，增益，系統(tǒng)穩(wěn)定性，捕獲帶，捕捉時(shí)間等性能。
當(dāng)環(huán)路鎖定之后，只有固定的相位差，輸入信號(hào)RCLK的Frequency與參考信號(hào)FCLK的Frequency相等。
對(duì)于輸入端的噪聲，環(huán)路是一個(gè)低通濾波器，可以抑制高于環(huán)路截止頻率（-3dB頻點(diǎn)）的噪聲或干擾。作為SerDes的PLL，希望帶寬小一些，以抑制參考時(shí)鐘的干擾和噪聲。

4.4 Channel SI

SerDes Channel關(guān)注的頻率范圍是0Hz到Nyquist頻率，也即2倍的信號(hào)基頻（例如信號(hào)速率是5Gbps NRZ, 按照最大基頻傳輸01010101，這樣1s內(nèi)傳輸2.5Gbit的1，2.5Gbit的0，因此基頻為2.5GHz，則Nquist采樣頻率為5Ghz）。
Channel對(duì)信號(hào)的損傷包括插入損傷Insertion Loss, 反射reflection，串?dāng)_crosstalk，這些參數(shù)都可以用S-parameter信道來(lái)表示。S-parameter可以用矢網(wǎng)分析儀Vector Network Analyzer測(cè)量得到。Channel不是一個(gè)純阻性網(wǎng)絡(luò)，還包括感性和容性，對(duì)不同的頻率成分產(chǎn)生的時(shí)延也不一樣，從而產(chǎn)生和相關(guān)的抖動(dòng)。

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