引入

??????回顧接口技術(shù)發(fā)展歷史，其實數(shù)據(jù)的傳輸最開始是低速的串行接口（Serial Interface，簡稱串口），為了提高數(shù)據(jù)的總帶寬，首先想到的是增加數(shù)據(jù)傳輸位寬，再進一步提升速率。也就是并行接口（Parallel Interface，簡稱并口）的方式，并逐漸取代傳統(tǒng)低速串口成為主流。但隨著并口的發(fā)展，其限制也也越來越明顯。而高速串行（High Speed Serial ，HSS）接口技術(shù)具有的優(yōu)勢使其有取代目前并口的趨勢。表現(xiàn)為接口總帶寬的顯著提升。其歷史就像從山間小道升級為鄉(xiāng)村公路，再到高速公路(網(wǎng))，能夠提供更高的通行量。
??????目前并口發(fā)展遇到的限制主要為，一方面芯片封裝面臨著IO數(shù)量緊張的問題，另一方面是，并口的數(shù)據(jù)速率提升過程中面臨的串?dāng)_（Crosstalk）和噪聲（SSN）問題，使得數(shù)據(jù)的同步變得很困難。

一、Serdes（概念-歷程）

1、概念

??????SERDES，即 Serializer / Deserializer，是串行器和解串器的簡稱，是一種廣泛應(yīng)用于高速串行數(shù)據(jù)傳輸?shù)募夹g(shù)。它將并行數(shù)據(jù)序列化成一個高速串行數(shù)據(jù)流，并在接收端將該序列還原為原始的并行數(shù)據(jù)。

??????SERDES 技術(shù)通常使用在點對點傳輸場景下，例如在芯片之間、板卡之間或機箱之間，因為這些場景需要傳輸大量的數(shù)據(jù)以及較長的距離和高速率。SERDES 技術(shù)可以通過降低線路數(shù)量和減小線路長度來提供高速、可靠的數(shù)據(jù)傳輸。

??????SERDES 技術(shù)通常由兩個部分組成：serializer 和 deserializer。serializer 用于將內(nèi)部的并行數(shù)據(jù)序列轉(zhuǎn)換為高速串行數(shù)據(jù)流，而 deserializer 則將收到的高速串行數(shù)據(jù)流轉(zhuǎn)換回原始的并行數(shù)據(jù)序列。在 SERDES 技術(shù)中，還包括時鐘恢復(fù)電路和同步電路，以確保正確地復(fù)原數(shù)據(jù)。

??????SERDES 技術(shù)廣泛應(yīng)用于現(xiàn)代通信、網(wǎng)絡(luò)、存儲等領(lǐng)域，例如 PCI Express、SATA、USB3.0 等標(biāo)準(zhǔn)都采用了 SERDES 技術(shù)，以提供高速、可靠的數(shù)據(jù)傳輸。

2、技術(shù)現(xiàn)狀

??????SERDES 技術(shù)在現(xiàn)代通信、網(wǎng)絡(luò)和存儲系統(tǒng)中得到了廣泛應(yīng)用。隨著數(shù)據(jù)中心和云計算的普及，高速串行接口的需求越來越大，因此 SERDES 技術(shù)在這些領(lǐng)域的地位也越來越重要。

近年來，SERDES 在以下方面得到了進一步發(fā)展：

??????更高的數(shù)據(jù)傳輸速率：SERDES 技術(shù)已經(jīng)能夠提供 10 Gbps 甚至更高速率的數(shù)據(jù)傳輸，例如 PCIe 4.0 和 5.0 標(biāo)準(zhǔn)采用了 16 GT/s 的速率，使得高性能計算和數(shù)據(jù)中心應(yīng)用獲得更好的性能和響應(yīng)速度。

??????更低的功耗和成本：隨著技術(shù)進步和集成度的提高，器件的功耗和成本也在逐步降低。例如，現(xiàn)代 FPGA 中的 SERDES IP 核已經(jīng)能夠在低功耗和高帶寬的情況下實現(xiàn)千兆位每秒（Gbps）以上的數(shù)據(jù)傳輸。

??????更高的可靠性和抗干擾能力：SERDES 技術(shù)的電路設(shè)計和信號處理算法也在不斷優(yōu)化，以提高其可靠性和抗干擾能力。例如，采用前向糾錯碼（FEC）技術(shù)或自適應(yīng)均衡器等技術(shù)，可以提高數(shù)據(jù)傳輸?shù)目煽啃院涂垢蓴_能力。

??????SERDES 技術(shù)在高速串行接口領(lǐng)域的地位越來越重要，它將繼續(xù)發(fā)揮重要作用，推動數(shù)據(jù)中心、云計算和大數(shù)據(jù)等領(lǐng)域的發(fā)展。

3、發(fā)展歷程

??????SERDES 技術(shù)的發(fā)展歷程可以追溯到 20 世紀(jì) 80 年代后期，當(dāng)時在高速串行通信中已經(jīng)開始采用 SERDES 技術(shù)。以下是 SERDES 技術(shù)發(fā)展的主要歷程：

1990 年代初：SERDES 技術(shù)在存儲器領(lǐng)域的應(yīng)用
首先，在存儲器領(lǐng)域中使用 SERDES 技術(shù)，例如高端磁盤陣列、SAN 等存儲設(shè)備。這些設(shè)備需要高速傳輸大量的數(shù)據(jù)，并需要采用高速串行接口來實現(xiàn)較長的傳輸距離。

1990 年代末：SERDES 技術(shù)在網(wǎng)絡(luò)通信領(lǐng)域的應(yīng)用
隨著互聯(lián)網(wǎng)和局域網(wǎng)技術(shù)的發(fā)展，網(wǎng)絡(luò)通信成為 SERDES 技術(shù)的另一個重要應(yīng)用領(lǐng)域。在這個時期，SERDES 開始在多種網(wǎng)絡(luò)標(biāo)準(zhǔn)中得到廣泛應(yīng)用，例如 Gigabit Ethernet、Fibre Channel 和 InfiniBand 等。

2000 年代：SERDES 技術(shù)在計算領(lǐng)域的應(yīng)用
隨著計算機系統(tǒng)性能的提高，計算領(lǐng)域也開始采用 SERDES 技術(shù)。例如，PCI Express 和 Serial ATA 就是基于 SERDES 技術(shù)的高速串行接口標(biāo)準(zhǔn)，以提供更高的數(shù)據(jù)傳輸速率和更好的性能。

當(dāng)代：SERDES 技術(shù)的新進展
隨著技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴展，SERDES 技術(shù)依然在不斷發(fā)展。例如，采用前向糾錯碼（FEC）技術(shù)或自適應(yīng)均衡器等技術(shù)，可以提高數(shù)據(jù)傳輸?shù)目煽啃院涂垢蓴_能力。同時，SERDES 技術(shù)還在不斷提高數(shù)據(jù)傳輸速率、降低功耗和成本，并擴展應(yīng)用于各種領(lǐng)域和場景中。

??????SERDES 技術(shù)不斷發(fā)展和創(chuàng)新，為現(xiàn)代高速串行通信、網(wǎng)絡(luò)和存儲設(shè)備提供了重要的支持和推動。

??????目前市場上SerDes的應(yīng)用，主要有Chip-to-Chip，Board-to-Board, Box-to-Box等形式，如圖7(a/b/c)示意圖。并在大型數(shù)據(jù)中心，通信骨干網(wǎng)絡(luò)，消費電子等場景下都有應(yīng)用。

二、Serdes結(jié)構(gòu)

其結(jié)構(gòu)主要包括以下幾個部分：

時鐘恢復(fù)模塊（Clock Recovery Module）
時鐘恢復(fù)模塊的作用是從接收到的串行數(shù)據(jù)中提取時鐘信號，以便后續(xù)電路正確解析收到的數(shù)據(jù)。時鐘恢復(fù)模塊通常采用 PLL、DLL 或其他技術(shù)實現(xiàn)。

數(shù)據(jù)編解碼模塊（Data Encoding and Decoding Module）
數(shù)據(jù)編解碼模塊通常用于將發(fā)送端的并行數(shù)據(jù)編碼成串行數(shù)據(jù)，并將接收端收到的串行數(shù)據(jù)解碼為并行數(shù)據(jù)。常見的數(shù)據(jù)編解碼方式包括 8b/10b、64b/66b 等。

串行器（Serializer）
串行器一般位于發(fā)送端，其作用是將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并通過串行發(fā)射器進行傳輸。串行器的輸出速率取決于時鐘頻率和數(shù)據(jù)編碼方式等參數(shù)，通?？梢赃_到數(shù)十 Gbps。

解串器（Deserializer）
解串器一般位于接收端，其作用是將接收到的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)進行處理。解串器通常包括數(shù)據(jù)解碼、時鐘恢復(fù)、數(shù)據(jù)緩存和對齊等部分，可以實現(xiàn)高速、穩(wěn)定的數(shù)據(jù)傳輸。

時鐘校正（Clock Correction）
在高速串行通信中，由于發(fā)送端和接收端時鐘的不完全同步，數(shù)據(jù)可能會出現(xiàn)位移和抖動，導(dǎo)致誤碼率增加。為了解決這個問題，可以采用Clock Correction技術(shù)，該技術(shù)會利用特定的算法來對接收端的時鐘進行校正，以使其與發(fā)送端的時鐘同步，從而能夠更準(zhǔn)確地接收數(shù)據(jù)。

通道捆合（Channel Bonding）
是一種將多個物理通道綁定在一起，形成一個邏輯通道的技術(shù)。在SerDes（串行器/解串器）中，它可以通過將多個高速串行通道捆綁在一起，實現(xiàn)更高帶寬的傳輸。這樣做可以顯著提高通信速度，并減少通道占用的物理空間。同時，它還有助于提高數(shù)據(jù)的可靠性和容錯性，因為即使其中一個通道發(fā)生故障，整個系統(tǒng)仍然可以繼續(xù)工作。

SERDES 的結(jié)構(gòu)主要包括時鐘恢復(fù)模塊、數(shù)據(jù)編解碼模塊、串行器和解串器等部分，是現(xiàn)代高速串行通信和存儲設(shè)備中不可缺少的關(guān)鍵技術(shù)。

三、在FPGA領(lǐng)域中的運用

??????在 FPGA 領(lǐng)域中，SERDES 技術(shù)主要應(yīng)用于高速串行通信和存儲接口等方面：
高速串行通信
SERDES 可以將 FPGA 內(nèi)部的并行數(shù)據(jù)轉(zhuǎn)換成高速的串行數(shù)據(jù)，通過 PCB 等介質(zhì)進行傳輸，然后再將其轉(zhuǎn)換為并行數(shù)據(jù)進行處理。這種方式可以大幅提高數(shù)據(jù)傳輸速率，降低功耗和硬件成本，特別是在高速網(wǎng)絡(luò)、光纖通信等場景中具有很大的優(yōu)勢。

存儲器接口
SERDES 還可以用于連接 FPGA 和高速存儲器（如 DDR3/4），實現(xiàn)高速、穩(wěn)定的數(shù)據(jù)傳輸。在這種場景下，SERDES 可以充分利用存儲器接口的帶寬，提高存儲器讀寫速度和系統(tǒng)吞吐量。

視頻信號處理
SERDES 技術(shù)也廣泛應(yīng)用于視頻信號處理領(lǐng)域。例如，在 HDMI 接口中采用了 D-PHY 或者 TMDS（Transition minimized differential signaling，過渡最小化差分信號）等 SERDES 技術(shù)，可以實現(xiàn)高清視頻數(shù)據(jù)的傳輸與顯示。

高速總線接口
SERDES 還可以用于 FPGA 與其他高速總線接口（如 PCI Express、SATA 等）的連接。它可以將 FPGA 內(nèi)部的數(shù)據(jù)轉(zhuǎn)換為這些接口所需的串行數(shù)據(jù)格式，實現(xiàn) FPGA 與外部系統(tǒng)之間的高速數(shù)據(jù)傳輸。

??????Xilinx公司的許多FPGA已經(jīng)內(nèi)置了一個或多個MGT（Multi-Gigabit Transceiver）收發(fā)器，也叫做SerDes（Multi-Gigabit Serializer/Deserializer）。MGT收發(fā)器內(nèi)部包括高速串并轉(zhuǎn)換電路、時鐘數(shù)據(jù)恢復(fù)電路、數(shù)據(jù)編解碼電路、時鐘糾正和通道綁定電路，為各種高速串行數(shù)據(jù)傳輸協(xié)議提供了物理層基礎(chǔ)。MGT收發(fā)器的TX發(fā)送端和RX接收端功能獨立，而且均由物理媒介適配層（Physical Media Attachment，PMA）和物理編碼子層（Physical Coding Sublayer，PCS）兩個子層組成，結(jié)構(gòu)如下圖所示。

??????PMA子層內(nèi)部集成了高速串并轉(zhuǎn)換電路，預(yù)加重電路、接收均衡電路、時鐘發(fā)生電路和時鐘恢復(fù)電路。串并轉(zhuǎn)換電路的作用是把FPGA內(nèi)部的并行數(shù)據(jù)轉(zhuǎn)化為MGT接口的串行數(shù)據(jù)。預(yù)加重電路是對物理連接系統(tǒng)中的高頻部分進行補償，在發(fā)送端增加一個高通濾波器來放大信號中的高頻分量進而提高信號質(zhì)量，但預(yù)加重電路會導(dǎo)致功耗和電磁兼容（Electro Magnetic Compatibility，EMC）增加，所以如非必要一般情況下都把它屏蔽掉。接收均衡電路主要用來補償由頻率不同引起的阻抗差異。時鐘發(fā)生電路與時鐘恢復(fù)電路在發(fā)送端把時鐘和數(shù)據(jù)綁定后發(fā)送，在接收端再從接收到的數(shù)據(jù)流中恢復(fù)出時鐘，這樣可以有效地避免在高速串行傳輸?shù)臈l件下時鐘與數(shù)據(jù)分開傳輸帶來的時鐘抖動問題。

??????PCS子層內(nèi)部集成了8B/10B編/解碼電路、彈性緩沖電路、通道綁定電路和時鐘修正電路。8B/10B編/解碼電路可以有效的避免數(shù)據(jù)流中出現(xiàn)連續(xù)的‘0’或者‘1’，以保證數(shù)據(jù)傳輸?shù)钠胶庑?。通道綁定電路的作用是通過在發(fā)送數(shù)據(jù)流中加入K碼字符，把多個物理上獨立的MGT通道綁定成一個時序邏輯上同步的并行通道進而提高傳輸?shù)耐掏侣?。彈性緩沖電路用來解決恢復(fù)的時鐘與本地時鐘不一致的問題并可以通過對緩沖區(qū)中的K碼進行匹配對齊來實現(xiàn)通道綁定功能。
??????具體的時序分析，可以參考Xilinx 有關(guān) serdes的文檔（第五節(jié)，我列了相關(guān)文檔）

??????下圖是一個N對SerDes收發(fā)通道的互連演示,一般N小于4。

可以看到，SerDes不傳送時鐘信號，這也是SerDes最特別的地方，SerDes在接收端集成了CDR(Clock Data Recovery)電路，利用CDR從數(shù)據(jù)的邊沿信息中抽取時鐘，并找到最優(yōu)的采樣位置。

SerDes采用差分方式傳送數(shù)據(jù)。一般會有多個通道的數(shù)據(jù)放在一個group中以共享PLL資源，每個通道仍然是相互獨立工作的。

SerDes需要參考時鐘(Reference Clock)，一般也是差分的形式以降低噪聲。接收端Rx和發(fā)送端Tx的參考時鐘可以允許幾百個ppm的頻差(plesio-synchronous system)，也可以是同頻的時鐘，但是對相位差沒有要求。

作個簡單的比較，一個SerDes通道(channel)使用4個引腳(Tx+/-,Rx+/-), 目前的FPGA可以做到高達28Gbps。而一個16bits的DDR3-1600的線速率為1.6Gbps*16 = 25Gbps,卻需要50個引腳。此對比可以看出SerDes在傳輸帶寬上的優(yōu)勢。

相比源同步接口，SerDes的主要特點包括:
SerDes在數(shù)據(jù)線中時鐘內(nèi)嵌,不需要傳送時鐘信號。
SerDes通過加重/均衡技術(shù)可以實現(xiàn)高速長距離傳輸，如背板。
SerDes 使用了較少的芯片引腳

四、Serdes跟Lvds的關(guān)系

看了這么多，也許你會疑惑，Serdes跟Lvds怎么會這么像？他們的區(qū)別是什么？

SERDES 和 LVDS 都是用于高速數(shù)字信號傳輸中的技術(shù)，其中 LVDS 是 SERDES 技術(shù)中常用的差分傳輸方式之一。

SERDES 技術(shù)是一種將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并使用差分信號進行傳輸?shù)募夹g(shù)。而 LVDS（低電壓差分信號）是指通過比較輸入的兩個不同電壓來傳輸數(shù)字信號的技術(shù)，其核心原理是采用對稱式多段放大器保證差分信號的可靠傳輸，能夠有效抵抗電磁干擾、噪聲等干擾信號的影響。

在實際應(yīng)用中，SERDES 技術(shù)中的差分傳輸方式可以選擇多種信號差動標(biāo)準(zhǔn)，其中 LVDS 便是其中一種應(yīng)用廣泛的標(biāo)準(zhǔn)。例如，在一些高速信號處理系統(tǒng)和通信領(lǐng)域中，SERDES 技術(shù)一般使用 LVDS 標(biāo)準(zhǔn)來傳輸差分信號，因為 LVDS 有許多優(yōu)點，如具備較小的共模噪聲、抗干擾性能強、功耗低等。因此，SERDES 技術(shù)與 LVDS 技術(shù)是緊密相關(guān)的，LVDS 技術(shù)也是 SERDES 技術(shù)中常用的差分傳輸方式之一。

五、Xilinx 有關(guān) serdes的文檔

Xilinx 官網(wǎng)提供了多份文檔詳細(xì)介紹 7 系列 FPGA 的 SERDES 結(jié)構(gòu)和應(yīng)用，以下是其中的幾份：

7 Series FPGAs GTX/GTH Transceivers User Guide （UG476）
這份用戶指南詳細(xì)介紹了 Xilinx 7 系列 FPGA 中采用 GTX/GTH Transceiver 的 SERDES 結(jié)構(gòu)，包括通信接口、時鐘頻率、數(shù)據(jù)編解碼、時鐘恢復(fù)等方面的內(nèi)容。此外，該文檔還介紹了如何使用 Vivado Design Suite 進行電路設(shè)計、實現(xiàn)和驗證。

7 Series FPGAs Transceivers Wizard User Guide （這個文檔，現(xiàn)在并入在UG476，在第27頁）
這份用戶指南主要介紹了使用 Xilinx Transceivers Wizard 工具進行 7 系列 FPGA SERDES 的配置和優(yōu)化。該文檔詳細(xì)說明了 Transceiver Wizard 工具的使用方法、支持的協(xié)議、性能參數(shù)等方面的內(nèi)容，并提供了示例設(shè)計和實驗步驟。

7 Series FPGAs SelectIO Resources User Guide （UG471）
這份用戶指南主要介紹了 7 系列 FPGA 中采用 SelectIO 技術(shù)的 SERDES 結(jié)構(gòu)。該文檔詳細(xì)說明了 SelectIO 數(shù)據(jù)編解碼、時鐘恢復(fù)等方面的實現(xiàn)方法和技巧，同時還提供了多個使用案例和設(shè)計建議。

7 Series FPGAs PCB Design Guide (UG483）
這份 PCB 設(shè)計指南主要介紹了在 7 系列 FPGA 中設(shè)計 SERDES 時需要注意的 PCB 布局和布線規(guī)范。該文檔詳細(xì)說明了 PCB 信號完整性、EMI 抑制、時鐘分配等方面的實現(xiàn)方法和技巧，同時還提供了多個設(shè)計建議和最佳實踐。

六、參考文獻

1、SerDes概述
2、SERDES關(guān)鍵技術(shù)總結(jié)
3、FPGA的SerDes接口文章來源地址http://www.zghlxwxcb.cn/news/detail-440240.html

到了這里，關(guān)于高速Serdes技術(shù)（FPGA領(lǐng)域應(yīng)用）的文章就介紹完了。如果您還想了解更多內(nèi)容，請在右上角搜索TOY模板網(wǎng)以前的文章或繼續(xù)瀏覽下面的相關(guān)文章，希望大家以后多多支持TOY模板網(wǎng)！