相關文章

• 

  北郵22級信通院數(shù)電：Verilog-FPGA（10）第十周實驗 實現(xiàn)移位寄存器74LS595

  北郵22信通一枚~ 跟隨課程進度更新北郵信通院數(shù)字系統(tǒng)設計的筆記、代碼和文章 持續(xù)關注作者 迎接數(shù)電實驗學習~ 獲取更多文章，請訪問專欄： 北郵22級信通院數(shù)電實驗_青山如墨雨如畫的博客-CSDN博客 目錄 一.代碼部分 ?二.管腳分配 三.實現(xiàn)過程講解及效果 shift_register.v d

  2024年02月05日

  瀏覽(50)
• 

  74LS系列芯片簡記——00-09

  ??????? 由于興趣與實際需求特學習對應的數(shù)字芯片，以此筆記簡略記錄用途等，如有不足歡迎批評指正。歡迎大家踴躍交流。前期門芯片講述較為簡單。 74LS00( 四組2輸入與非門) 邏輯為： 可用于進行與非判斷，基本RS觸發(fā)器，與非門方波發(fā)生器等。其中與非門1、2與外界

  2024年02月08日

  瀏覽(20)
• 

  使用74LS161設計任意進制計數(shù)器

  可預置的四位二進制同步計數(shù)器74LS161具有并行預置數(shù)據(jù)、清零、置數(shù)、計數(shù)和保持功能，并且有進位輸出端，可以串接計數(shù)器使用。引腳排列如圖7-1所示，功能表見7-2所示。 圖7-1 74LS161引腳排列 從下表7-2中可知，該計數(shù)器具有信號清零端 ，信號使能端CEP、CET，信號置數(shù)端

  2024年02月02日

  瀏覽(21)
• 

  用74ls90及少量器件制作電子時鐘

  2022-12-22 前言：用74ls90及少量器件制作電子時鐘是一個電子技術基礎的作業(yè)，設計的過程中順便也就寫了這篇文章，分享一下在設計中的一些思路。 內容要求：電子時鐘，1.實現(xiàn)時分秒，2.可進行電子時鐘清零，3.具有設置時、分、秒功能。 設計一個元件時，首先最重要的是了

  2024年02月08日

  瀏覽(47)
• 

  74LS595 74HC595使用方法以及驅動數(shù)碼管顯示(附：使用代碼)

  由于74HC595與74LS595功能是一樣的沒有區(qū)別。LS和HC代表不同工作速度，HC代表CMOS芯片電路中工作速度最高的產(chǎn)品，LS表示普及、通用型產(chǎn)品。其驅動方法也是一樣的。 74LS595是串行輸入并行輸出的器件，可以串聯(lián)使用，達到引腳拓展的目的。主要引用在數(shù)碼管的驅動，點陣的驅動

  2024年02月06日

  瀏覽(110)
• 

  設計分享|74LS138譯碼器實現(xiàn)流水燈

  具體實現(xiàn)功能： 74LS138譯碼器實現(xiàn)流水燈的控制。 設計介紹 51單片機簡介 51單片是一種低功耗、高性能CMOS-8位微控制器，具有8K可編程Flash存儲器，使得其為眾多嵌入式控制應用系統(tǒng)提供高靈活、超有效的解決方案。 51系列單片機具有以下標準功能： 8k字節(jié)Flash，512字節(jié)RAM，

  2024年02月06日

  瀏覽(21)
• 

  輸入端口少如何擴展？74hc148或74ls148級聯(lián)在arduino中實現(xiàn)16轉4的應用

  上一篇博文我們使用矩陣鍵盤時面臨的一個問題就是占用的端口多，以前我們擴展輸出端口使用了74hc595，那么這里我們面臨的是輸入端口少需要擴展的問題，那么可以使用什么芯片來完成了？有沒有直接可使用的芯片呢？ 文章原出處： https://blog.csdn.net/haigear/article/details/13

  2024年02月04日

  瀏覽(25)
• 

  FPGA設計開發(fā)（基礎課題）：74LS160計數(shù)器芯片設計

  一、設計目的 1、學會用HDL語言設計時序電路； 2、用HDL語言設計74LS160計數(shù)器芯片的數(shù)字功能。 二、設計原理 計數(shù)器是最常用的寄存器邏輯電路，從微處理器的地址發(fā)生器到頻率計都需要用到計數(shù)器。一般計數(shù)器可以分為兩類：加法計數(shù)器和減法計數(shù)器。加法計數(shù)器每來一個

  2024年02月08日

  瀏覽(23)
• 

  3線8線譯碼器74LS138設計VHDL代碼74138

  名稱：3線8線譯碼器74LS138設計 軟件：QuartusII 語言：VHDL 代碼功能： 3線8線譯碼器74LS138的設計 使用VHDL代碼 74138 演示視頻：74LS1383線8線譯碼器74LS138設計 FPGA代碼Verilog/VHDL代碼資源下載網(wǎng)：www.hdlcode.com 代碼下載： 74LS1383線8線譯碼器74LS138設計（代碼在文末付費下載）軟件：Quar

  2024年02月03日

  瀏覽(30)
• 

  北郵數(shù)電實驗作業(yè)參考 #利用74LS138實現(xiàn)全加器

  各位好我是Toporanger? 本人只會寫代碼 不會教人 畢竟自己的代碼也是改來改去最終成功的 如果有不夠精簡的地方還請見諒? 我會先貼下代碼 然后貼上管腳的綁定圖? 無論是拿來救急還是作為參考都希望幫助到你們 題目: 1.? 用 Verilog HDL 設計一個 3-8 譯碼器 74LS138 ，并用該譯碼

  2024年04月22日

  瀏覽(17)